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J-GLOBAL ID：201102235437695447   整理番号：11A1607666

同期/非同期ハイブリッドアーキテクチャをベースにした低電力FPGAの実用化

Implementation of a Low-Power FPGA Based on Synchronous/Asynchronous Hybrid Architecture

著者 (5件)： ISHIHARA Shota (Graduate School of Information Sciences, Tohoku Univ.) ,  TSUCHIYA Ryoto (Graduate School of Information Sciences, Tohoku Univ.) ,  KOMATSU Yoshiya (Graduate School of Information Sciences, Tohoku Univ.) ,  HARIYAMA Masanori (Graduate School of Information Sciences, Tohoku Univ.) ,  KAMEYAMA Michitaka (Graduate School of Information Sciences, Tohoku Univ.)
資料名： IEICE Transactions on Electronics (Institute of Electronics, Information and Communication Engineers)  (IEICE Transactions on Electronics (Institute of Electronics, Information and Communication Engineers))
巻： E94-C  号： 10  ページ： 1669-1679 (J-STAGE)  発行年： 2011年 
JST資料番号： L1370A  ISSN： 0916-8524  資料種別： 逐次刊行物 (A)
記事区分： 原著論文  発行国： 日本 (JPN)  言語： 英語 (EN)

抄録/ポイント： 本稿は混合された同期/非同期設計をベースに低電力FPGAを提示した。提案したFPGAはロジックブロックの幾つかの部分でできており,各部分をその仕事負荷に応じて同期回路や非同期回路のどちらかとして使うことができる。非同期回路は常に電力を消費するクロックツリーを必要としないから,低い仕事負荷の部分に関しては電力効率が良い。他方,同期回路はハードウェアが簡単だから仕事負荷の重い部分で電力効率が良い。主要な留意事項は,面積効率の良い同期/非同期ハイブリッドロジックブロックを設計することである。これは非同期回路のハードウェア量が同期回路の2倍だからである。この問題を解決するために著者らは,単一の非同期ロジックブロック又は2つの同期ロジックブロックに使えるハイブリッドロジックブロックを提案した。提案したFPGAを65nm CMOSプロセスを使って製作した。1つの部分の仕事負荷が22%を下回るときは,非同期モードが同期モードよりも電力効率が良い。そうでなければ同期モードが一層電力効率が良い。(翻訳著者抄録)

シソーラス用語： *同期回路 ,  *非同期回路 ,  *FPGA ,  消費電力 ,  作業負荷 ,  電力効率 ,  電子技術
準シソーラス用語： CMOS技術 ,  クロック分配 ,  *仕事負荷 ,  *低電力

分類 (2件)： 半導体集積回路  (NC03162T) ,  論理回路  (NC05070B)

引用文献 (20件)：

• GEORGE, H. Z. V. The design of a low energy FPGA. Proc. International Symposium on Low Power Electronics and Design, 1999. 1999, 188-193
• HARIYAMA, M. A field-programmable VLSI based on an asynchronous bit-serial architecture. Proc. IEEE Asian Solid-State Circuits Conference (A-SSCC), 2007. 2007, 380-383
• HARIYAMA, M. Evaluation of a field-programmable VLSI based on an asynchronous bit-serial architecture. IEICE Trans. Electron., C. 2008, E91, 9, 1419-1426
• ISHIHARA, S. An asynchronous field-programmable VLSI using LEDR/4-phase-dual-rail protocol converters. Proc. International Conference on Engineering of Reconfigurable Systems and Algorithms (ERSA), July 2009. 2009, 145-150
• ISHIHARA, S. An asynchronous FPGA based on LEDR/4-phase-dual-rail hybrid architecture. IEICE Trans. Electron., C. 2010, E93, 8, 1338-1348

タイトルに関連する用語 (5件)： 非同期 ,  ハイブリッドアーキテクチャ ,  低電力 ,  FPGA ,  実用化