超並列SIMDマトリックスモバイルプロセッサを用いたMax-Plus代数ベースの形態論的ウェーブレット変換の分解/再構成の加速

KUMAKI Takeshi; OSAWA Masahiro; ITAYA Shuhei; OGURA Takeshi; FUJINO Takeshi

文献

J-GLOBAL ID：201102263565072553 整理番号：11A1934821

超並列SIMDマトリックスモバイルプロセッサを用いたMax-Plus代数ベースの形態論的ウェーブレット変換の分解/再構成の加速

Decomposition/Reconstruction Acceleration of Max-Plus Algebra-Based Morphological Wavelet Transform with Massive-Parallel SIMD Matrix Mobile Processor

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資料名：
巻： 15 号： 6 ページ： 425-434 発行年： 2011年11月
JST資料番号： L3235A ISSN： 1342-6230 資料種別：逐次刊行物 (A)
記事区分：原著論文発行国：日本 (JPN) 言語：英語 (EN)

新しいモバイル埋め込みプロセッサとして,2048の処理素子を持つ超並列SIMDマトリックス(MX-1)が提案されている。この処理能力をさらに拡張するために,本論文では,MX-1上に非線形演算アルゴリズムであるMax-Plus代数ベースの形態論的ウェーブレット変換を実装した。この変換は最大または最小探索と標準和で定義され,効率的な画像圧縮や雑音除去アルゴリズムを実行する。分解と再構成プロセスに対して,2×2,4×1および1×4の三つの形式のサンプリングウィンドウを使用し,それぞれ55.52,144.08と55.28μsの分解/再構成時間を達成した。提案した処理の効率はCortex-As ARM NEONプロセッサのものよりも約5倍,速い。その結果,このMX-1プロセッサは非線形演算ベース画像処理を効果的に実行できることが分かった。

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ディジタル計算機方式一般

引用文献 (24件)：

[1] M. Nakajima, H. Noda, K. Dosaka, K. Nakata, M. Hi- gashida, O. Yamamoto, K. Mizumoto, H. Kondo, Y. Shi- mazu, K. Arimoto, K. Saitoh and T. Shimizu: A 40GOPS 250mW massively parallel processor based on matrix archi- tecture, ISSCC Dig. Tech. Papers, pp. 410-412, 2006.
[2] H. Noda, T. Tanizaki, T. Gyohten, K. Dosaka, M. Naka- jima, K. Mizumoto, K. Yoshida, T. Iwao, T. Nishijima, Y. Okuno and K. Arimoto: The circuits and robust design methodology of the massively parallel processor based on the matrix architecture, Symp. VLSI Circuits Dig. Tech. Papers, pp. 260-261, 2006.
[3] T. Tanizaki, T. Gyohten, H. Noda, M. Nakajima, K. Mizu- moto and K. Dosaka: A super parallel SIMD processor with time/space conversion bus bridge on the matrix architecture, IEICE Technical Report, Vol. ICD2006-79, pp. 1-6, 2006 (in Japanese).
[4] T. Kumaki, M. Ishizaki, T. Koide, H. J. Mattausch, Y. Kuroda, H. Noda, K. Dosaka, K. Arimoto and K. Saito: Ac- celeration of DCT processing with massive-parallel memory- embedded SIMD matrix processor, IEICE Trans. Inf. & Syst., Vol. E90-D, No. 8, pp. 1312-1315, 2007.
[5] T. Kumaki, T. Koide, H. J. Mattausch, Y. Kuroda, T. Gy- ohten, H. Noda, K. Dosaka, K. Arimoto and K. Saito: In- tegration architecture of content addressable memory and massive-parallel memory-embedded SIMD matrix for versa- tile multimedia processor, IEICE Trans. Electron., Vol. E91- C, No. 9, pp. 1409-1418, 2008.

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