特許
J-GLOBAL ID：201103000092524381
半導体装置、メモリシステムおよび電子機器
発明者：
出願人/特許権者：
代理人 (2件)：
布施 行夫
, 大渕 美千栄
公報種別：特許公報
出願番号（国際出願番号）：特願2001-031242
公開番号（公開出願番号）：特開2002-237528
特許番号：特許第4006565号
出願日： 2001年02月07日
公開日（公表日）： 2002年08月23日
請求項（抜粋）：
【請求項1】 第1負荷トランジスタ、第2負荷トランジスタ、第1駆動トランジスタ、第2駆動トランジスタ、第1転送トランジスタおよび第2転送トランジスタを含むメモリセルを備える半導体装置であって、
第1方向に延びており、かつ、前記第1および第2負荷トランジスタが形成される、第1活性領域と、
第1方向に延びており、かつ、前記第1および第2駆動トランジスタ、前記第1および第2転送トランジスタが形成される、第2活性領域と、
第2方向に延びており、かつ、前記第1および第2活性領域の上層に位置し、かつ、前記第1活性領域と平面的に見て離れて位置し、かつ、前記第2活性領域と平面的に見て交差して位置し、かつ、前記第1転送トランジスタのゲート電極を含む、第1ワード線と、
第2方向に延びており、かつ、前記第1および第2活性領域の上層に位置し、かつ、前記第1活性領域と平面的に見て離れて位置し、かつ、前記第2活性領域と平面的に見て交差して位置し、かつ、前記第2転送トランジスタのゲート電極を含む、第2ワード線と、
第2方向に延びており、かつ、前記第1および第2ワード線と同じ層に位置し、かつ、前記第1および第2活性領域と平面的に見て交差して位置し、かつ、前記第1ワード線と前記第2ワード線との間に平面的に見て位置し、かつ、前記第1負荷トランジスタおよび前記第1駆動トランジスタのゲート電極を含む、第1ゲート-ゲート電極層と、
第2方向に延びており、かつ、前記第1および第2ワード線と同じ層に位置し、かつ、前記第1および第2活性領域と平面的に見て交差して位置し、かつ、前記第1ワード線と前記第2ワード線との間に平面的に見て位置し、かつ、前記第2負荷トランジスタおよび前記第2駆動トランジスタのゲート電極を含む、第2ゲート-ゲート電極層と、
第2方向に延びており、かつ、前記第1および第2ゲート-ゲート電極層並びに前記第1および第2ワード線の上層に位置し、かつ、前記第1負荷トランジスタのドレインと前記第1駆動トランジスタのドレインとを接続する、第1ドレイン-ドレイン接続層と、
第2方向に延びており、前記第1および第2ゲート-ゲート電極層並びに前記第1および第2ワード線の上層に位置し、かつ、前記第2負荷トランジスタのドレインと前記第2駆動トランジスタのドレインとを接続する、第2ドレイン-ドレイン接続層と、
前記第1および第2ドレイン-ドレイン接続層の上層に位置し、かつ、前記第1ドレイン-ドレイン接続層と前記第2ゲート-ゲート電極層とを接続する、第1ドレイン-ゲート接続層と、
前記第1および第2ドレイン-ドレイン接続層の上層に位置し、かつ、前記第2ドレイン-ドレイン接続層と前記第1ゲート-ゲート電極層とを接続する、第2ドレイン-ゲート接続層と、
第1方向に延びており、かつ、前記第1および第2ドレイン-ドレイン接続層と同じ層に位置する、電源線、接地線局所配線層、BLコンタクトパッド層、および、/BLコンタクトパッド層と、
第2方向に延びており、かつ、前記第1および第2ドレイン-ゲート接続層の上層に位置する、接地線、主ワード線、BL局所配線層、および、/BL局所配線層と、
第1方向に延びており、かつ、前記接地線、前記主ワード線、前記BL局所配線層、および、前記/BL局所配線層の上層に位置する、ビット線、および、/ビット線と、を備え、
前記電源線は、前記第1および第2負荷トランジスタのソースと接続し、
前記接地線局所配線層は、前記第1および第2駆動トランジスタのソースと接続し、
前記BLコンタクトパッド層は、前記第1転送トランジスタと接続し、
前記/BLコンタクトパッド層は、前記第2転送トランジスタと接続し、
前記接地線は、前記接地線局所配線層と接続し、
前記BL局所配線層は、前記BLコンタクトパッド層と接続し、
前記/BL局所配線層は、前記/BLコンタクトパッド層と接続し、
前記ビット線は、前記BL局所配線層と接続し、
前記/ビット線は、前記/BL局所配線層と接続する、半導体装置。
IPC (2件)：
H01L 21/8244 ( 200 6.01)
, H01L 27/11 ( 200 6.01)
