特許

J-GLOBAL ID：201103000716249038

CAMセル回路

発明者： 早川 誠幸 ,  平野 勝士
出願人/特許権者： 株式会社東芝
代理人 (7件)： 三好 秀和 ,  岩▲崎▼ 幸邦 ,  川又 澄雄 ,  中村 友之 ,  伊藤 正和 ,  高橋 俊一 ,  高松 俊雄
公報種別：特許公報
出願番号（国際出願番号）：特願平11-043834
公開番号（公開出願番号）：特開2000-243092
特許番号：特許第3740312号
出願日： 1999年02月22日
公開日（公表日）： 2000年09月08日
請求項（抜粋）：

【請求項1】 データを記憶する記憶セル回路と、 前記記憶セル回路に記憶されているデータと比較データとが一致するか否かを判定する判定回路と、 前記判定回路の検出結果を一致線に出力する出力回路とを有するCAMセル回路において、 前記判定回路として、第1、第2のトランジスタの直列接続回路と第3、第4のトランジスタの直列接続回路を並列接続して構成した排他的論理和回路を設け、 前記第1乃至第4のトランジスタとは極性の異なる第5、第6のトランジスタの直列接続回路で構成したプリチャージ回路を設け、 前記第2、第4のトランジスタの各ゲートに前記記憶セル回路の記憶データとそれと極性が反対の記憶データを印加し、 前記第5、第6のトランジスタの各ゲートが接続された比較データ線よりの比較データとそれと極性が反対の比較データにより前記第5、第6のトランジスタが同時にオンすることにより、前記排他的論理和回路をその判定動作前にプリチャージし、 その後、前記第1、第3のトランジスタの各ゲートが接続された比較データ線よりの比較データとそれと極性が反対の比較データにより、前記排他的論理和回路は前記記憶セル回路に記憶されているデータと比較データとが一致するか否かを判定し、その判定結果により前記出力回路を制御して一致又は不一致の信号を前記一致線に出力することを特徴とするCAMセル回路。

IPC (1件)：

G11C 15/04 ( 200 6.01)

FI (1件)：

G11C 15/04 601 A

引用特許：

審査官引用 (2件)

• 半導体メモリ回路
  公報種別：公開公報   出願番号：特願平3-347552   出願人：日本電気アイシーマイコンシステム株式会社
• 半導体集積回路
  公報種別：公開公報   出願番号：特願平6-068315   出願人：株式会社日立製作所, 日立超エル・エス・アイ・エンジニアリング株式会社