特許
J-GLOBAL ID：201103004029891086
蓄積容量部の製造方法
発明者：
出願人/特許権者：
代理人 (1件)：
山川 政樹
公報種別：特許公報
出願番号（国際出願番号）：特願平11-116359
公開番号（公開出願番号）：特開2000-307085
特許番号：特許第3271612号
出願日： 1999年04月23日
公開日（公表日）： 2000年11月02日
請求項（抜粋）：
【請求項1】 半導体基板上に能動素子を設けかつこの上に絶縁膜と配線層と層間膜とからなる多層構造を形成する工程と、前記層間膜上に第1の絶縁膜を形成する工程と、この第1の絶縁膜上に開口部を有したレジスト・パタンを形成し、このレジスト・パタンをマスクとして前記第1の絶縁膜を選択的に除去することで、前記開口部の箇所に前記第1の絶縁膜から前記多層構造を介して前記半導体基板に達する深さの第1の穴を形成する工程と、前記レジスト・パタンを除去した後、前記第1の穴の周辺の前記第1の絶縁膜に、前記層間膜に達する深さを有しかつ前記第1の穴よりも大きな径を有する第2の穴を形成する工程と、前記第1の穴の中を埋め込むとともに前記第2の穴の内面および前記第1の絶縁膜を覆う導電膜を形成する工程と、前記導電膜上に第2の絶縁膜を形成する工程と、前記第1の絶縁膜が露出するまで前記第2の絶縁膜の一部および前記導電膜の一部を除去することにより前記導電膜からなる下部電極を形成する工程と、前記下部電極の形成後に残った前記第1および第2の絶縁膜を除去する工程と、前記絶縁膜の除去によって露出した前記下部電極の表面に容量絶縁膜を形成する工程と、前記容量絶縁膜上に上部電極を形成する工程とを有することを特徴とする蓄積容量部の製造方法。
IPC (2件)：
H01L 21/8242
, H01L 27/108
