特許
J-GLOBAL ID：200903056911296765

半導体素子のキャパシタ製造方法

発明者：
ボク-ウォン チョー

ボク-ウォン チョー について


出願人/特許権者：
エルジイ・セミコン・カンパニイ・リミテッド

エルジイ・セミコン・カンパニイ・リミテッド について


代理人 (1件)： 萩原 誠
公報種別：公開公報
出願番号（国際出願番号）：特願平9-019369
公開番号（公開出願番号）：特開平9-307080
出願日： 1997年01月31日
公開日（公表日）： 1997年11月28日
要約：
【要約】【課題】 表面段差の軽減、容量増大を図り、漏洩電流も少なく、かつ精度の向上、工程の簡素化を図れる半導体素子のキャパシタ製造方法を提供すること。【解決手段】 基板201上に第1、第2絶縁膜203,204を形成し、コンタクト領域の第2絶縁膜204を除去し、全面に第3絶縁膜205を形成し、キャパシタ領域の第3絶縁膜205を除去し、露出した第2絶縁膜204をマスクとして第1絶縁膜203にコンタクトホール206を形成し、全内壁および第3絶縁膜205の表面に導電層207を形成し、さらに平坦化層212を形成し、平坦化層212を第3絶縁膜205の表面まで削り出し、同時に導電層207を第3絶縁膜205の表面から除去して、第3絶縁膜205の除去部内壁およびコンタクトホーツ206に段付き2重シリンダ形状に貯蔵電極208を形成する。その後、残存平坦化層212と残存第3絶縁膜205を湿式食刻で除去する。
請求項（抜粋）：
基板上に第1絶縁膜と第2絶縁膜を順次に形成する工程と、コンタクト領域の前記第2絶縁膜を選択的に除去する工程と、前記第2絶縁膜の除去部と前記第2絶縁膜上に第3絶縁膜を形成する工程と、前記コンタクト領域を含むキャパシタ領域の前記第3絶縁膜を除去する工程と、前記第3絶縁膜の除去部内の露出した前記第2絶縁膜をマスクとして前記コンタクト領域の前記第1絶縁膜を除去し、コンタクトホールを形成する工程と、前記第2、第3絶縁膜の除去部の内壁と前記コンタクトホールの内壁さらには第3絶縁膜の表面に導電層を形成する工程と、キャパシタ領域の前記導電層上に臨時層を形成する工程と、前記臨時層をマスクとして使用して、前記第3絶縁膜表面から前記導電層を除去し、残存導電層でキャパシタの貯蔵電極を形成する工程と、前記臨時層および残存第3絶縁膜を除去した後、露出した前記貯蔵電極の表面にキャパシタ誘電体膜を形成する工程と、前記誘電体膜上にキャパシタのプレート電極を形成する工程とを具備してなる半導体素子のキャパシタ製造方法。
IPC (6件)：
H01L 27/108 ,  H01L 21/8242 ,  H01L 21/28 301 ,  H01L 21/768 ,  H01L 27/04 ,  H01L 21/822
FI (4件)：
H01L 27/10 621 C ,  H01L 21/28 301 A ,  H01L 21/90 D ,  H01L 27/04 C
引用特許：
審査官引用 (9件)
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