特許
J-GLOBAL ID：201103006979661489

半導体装置及びその製造方法

発明者：
兒嶋 秀之

兒嶋 秀之 について


出願人/特許権者：
富士通株式会社

富士通株式会社 について


代理人 (1件)： 北野 好人
公報種別：特許公報
出願番号（国際出願番号）：特願平11-089141
公開番号（公開出願番号）：特開2000-286398
特許番号：特許第3792431号
出願日： 1999年03月30日
公開日（公表日）： 2000年10月13日
請求項（抜粋）：
【請求項1】 半導体基板上に形成された素子領域を画定する膜厚200〜270nmの素子分離膜と、前記素子領域に形成されたメモリセルトランジスタと、前記メモリセルトランジスタに接続されたキャパシタとを有する半導体装置であって、 前記メモリセルトランジスタのしきい値電圧を制御するチャネルドープ層は、ボロンである第1の不純物を9〜19keVの加速エネルギーでイオン注入することにより形成され、前記チャネルドープ層を構成する前記第1の不純物の投影飛程が、前記素子分離膜の膜厚を100%として14〜23%に相当する深さに位置し、 前記メモリセルトランジスタのソース/ドレイン拡散層は、燐である第2の不純物を18〜37keVの加速エネルギーでイオン注入することにより形成され、前記ソース/ドレイン拡散層を構成する前記第2の不純物の投影飛程が、前記素子分離膜の膜厚を100%として12〜19%に相当する深さに位置する ことを特徴とする半導体装置。
IPC (3件)：
H01L 21/8242 ( 200 6.01) ,  H01L 27/108 ( 200 6.01) ,  H01L 21/76 ( 200 6.01)
FI (4件)：
H01L 27/10 621 C ,  H01L 21/76 M ,  H01L 27/10 671 Z ,  H01L 27/10 681 D
引用特許：
出願人引用 (4件)
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審査官引用 (1件)
  • 半導体装置及びその製造方法
    公報種別：公開公報   出願番号：特願平7-248632   出願人：日本テキサス・インスツルメンツ株式会社, 株式会社日立製作所

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