特許
J-GLOBAL ID：201103008099423301
半導体装置の製造方法
発明者：
,
出願人/特許権者：
代理人 (1件)：
前田 弘 (外1名)
公報種別：特許公報
出願番号（国際出願番号）：特願平11-337069
公開番号（公開出願番号）：特開2001-156273
特許番号：特許第3450770号
出願日： 1999年11月29日
公開日（公表日）： 2001年06月08日
請求項（抜粋）：
【請求項1】 半導体基板上に、不揮発性メモリ素子が配置されるメモリ領域と、ロジック素子が配置されるロジック領域とを有する半導体装置の製造方法であって、上記メモリ領域に、上記不揮発性メモリ素子のゲート絶縁膜となる第1の絶縁膜と、第1の導体膜と、第2の絶縁膜とを形成する一方、上記ロジック領域に、上記ロジック素子のゲート絶縁膜を形成する工程(a)と、上記工程(a)の後に、基板上に第2の導体膜を形成する工程(b)と、上記ロジック領域における上記第2の導体膜を残したままで、上記メモリ領域における第2の導体膜,第2の絶縁膜及び第1の導体膜をパターニングして、不揮発性メモリ素子の制御ゲート電極,電極間絶縁膜及び浮遊ゲート電極からなる積層ゲートを形成する工程(c)と、上記工程(c)の後に、基板上に、上記積層ゲートを覆う注入保護用の第3の絶縁膜を形成する工程(d)と、上記工程(d)の後に、上記半導体基板の上記浮遊ゲート電極の両側に位置する領域に、上記不揮発性メモリ素子のソース・ドレイン拡散層を形成するための不純物イオンを注入する工程(e)と、上記工程(e)の後に、上記第3の絶縁膜の異方性エッチングを行なって、上記第3の絶縁膜のうち少なくとも上記第2の導体膜上にある部分を除去する工程(f)と、上記ロジック領域に残されている上記第2の導体膜をパターニングして、上記ロジック素子のゲート電極を形成する工程(g)とを含む半導体装置の製造方法。
IPC (4件)：
H01L 21/8247
, H01L 27/115
, H01L 29/788
, H01L 29/792
H01L 27/10 434
, H01L 29/78 371
