特許
J-GLOBAL ID：201103012178236387
ウェーブパイプラインスキムを備える同期型半導体メモリ装置及びそれのデータパス制御方法
発明者：
出願人/特許権者：
代理人 (1件)：
萩原 誠
公報種別：特許公報
出願番号（国際出願番号）：特願平11-333353
公開番号（公開出願番号）：特開2000-173264
特許番号：特許第4623788号
出願日： 1999年11月24日
公開日（公表日）： 2000年06月23日
請求項（抜粋）：
【請求項1】 複数のビットライン、複数のワードライン、そして前記ビットラインと前記ワードラインの交差点に各々配列される複数のメモリセルを有するメモリセルアレイと、
読出し動作の間、前記ワードラインのうち、少なくとも1つのワードラインを選択する行選択回路と、
前記読出し動作の間、i番目クロックサイクルのクロック信号に同期した列選択ライン活性化信号に応じて前記ビットラインのうち、少なくとも1対のビットラインを選択し、前記i番目クロックサイクルのクロック信号に同期した列選択ライン非活性化信号に応じてi-1番目クロックサイクルから選択されたビットライン対を非活性化させる列選択回路と、
前記読出し動作の間、クロックサイクルごとに前記クロック信号に応じて前記列選択ライン活性化及び非活性化信号を発生する列選択ライン制御回路と、
前記読出し動作の間、前記選択されたワードラインに関連したメモリセルのうち、前記列選択回路によって連続的に選択されるビットライン対に対応するデータを順次感知する感知増幅器回路と、
並列連結された複数のラッチ回路を備え、レジスタ入力制御信号に応じて前記連続的に読出されたデータを対応するラッチ回路に順次貯蔵するレジスタと、
前記列選択ライン非活性化信号に応じて前記クロック信号に同期した前記レジスタ入力制御信号を順次発生するレジスタ入力制御回路とを含み、
前記レジスタ入力制御回路は、i番目クロックサイクルに対応する読出しデータがi+1番目クロックサイクルのクロック信号に同期して対応するラッチ回路に貯蔵されるように前記i+1番目クロックサイクルのクロック信号に同期したレジスタ入力制御信号を発生することを特徴とする同期型半導体メモリ装置。
IPC (1件)：
FI (1件)：
引用特許：
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