同期式半導体メモリ装置のカラム選択ライン制御回路、同期式半導体メモリ装置及びその制御方法

発明者： ,
出願人/特許権者：
代理人 (1件)：大塚康徳 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願平10-027236
公開番号（公開出願番号）：特開平10-275471
出願日： 1998年02月09日
公開日（公表日）： 1998年10月13日
要約：

【要約】【課題】チップの外部から入力される入力データをメモリセルに書込みできる時間的余裕を増やした同期式半導体メモリ装置のカラム選択ライン制御回路、同期式半導体メモリ装置及びその制御方法を提供する。【解決手段】本発明のカラム選択ライン制御回路は、カラムデコーダ81とカラム選択ライン制御器82とを備える。カラムデコーダ81は、プレデコーディングされたアドレスDCAij、カラム選択ラインイネーブル制御信号PCSLE2、及びカラム選択ラインディスエーブル制御信号PCSLD2に応じて、カラム選択ラインCSL2iを駆動する。カラム選択ライン制御器82は、プレフェッチ構造の書込サイクルで、カラム選択ラインCSL2iのイネーブル時点及びディスエーブル時点を遅延するために、内部クロックPCLKSを受けて第1制御信号P2N及び第2制御信号PWRに応じて、カラム選択ラインイネーブル制御信号PCSLE2及びカラム選択ラインディスエーブル制御信号PCSID2を発生する。第1制御信号P2Nは同期式半導体メモリ装置がプレフェッチ構造として動作する際にアクティブされ、第2制御信号PWRは書込サイクルでアクティブされる。

請求項（抜粋）：

パイプライン構造と2ビット以上のプレフェッチ構造とを含む同期式半導体メモリ装置のカラム選択ライン制御回路であって、プレデコーディングされたアドレス、カラム選択ラインイネーブル制御信号、及びカラム選択ラインディスエーブル制御信号に応じて、カラム選択ラインを駆動するカラムデコーダと、前記カラム選択ラインのイネーブル時点及びディスエーブル時点を遅延するために、内部クロックを受けて、第1及び第2制御信号に応じて前記カラム選択ラインイネーブル制御信号及び前記カラム選択ラインディスエーブル制御信号を発生するカラム選択ライン制御器とを備えることを特徴とする同期式半導体メモリ装置のカラム選択ライン制御回路。

FI (3件)：

G11C 11/34 362 S , G11C 11/34 354 C , G11C 11/34 354 D

引用特許：

審査官引用 (4件)

半導体集積回路
公報種別：公開公報出願番号：特願平5-221692 出願人：株式会社日立製作所
同期型半導体記憶装置
公報種別：公開公報出願番号：特願平6-240022 出願人：三菱電機株式会社
シンクロナスDRAMの製造方法
公報種別：公開公報出願番号：特願平5-313921 出願人：富士通株式会社

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