特許

J-GLOBAL ID：201103021081869538

容量素子の製造方法及び半導体装置の製造方法

発明者： 林 軍 ,  朱 ▲聡▼明 ,  鈴木 寿哉 ,  稗田 克彦
出願人/特許権者： 富士通マイクロエレクトロニクス株式会社 ,  ウィンボンド エレクトロニクス コープ ,  株式会社東芝
代理人 (1件)： 北野 好人
公報種別：特許公報
出願番号（国際出願番号）：特願2001-332706
公開番号（公開出願番号）：特開2003-133438
特許番号：特許第4342131号
出願日： 2001年10月30日
公開日（公表日）： 2003年05月09日
請求項（抜粋）：

【請求項1】 基板上に、金属よりなる下部電極を形成する工程と、 前記下部電極上に、酸化物誘電体膜よりなるキャパシタ誘電体膜を形成する工程と、 前記キャパシタ誘電体膜上に、金属膜をCVD法により堆積する工程と、 前記金属膜の堆積後、水素を含む雰囲気中で熱処理を行う工程と、 前記熱処理を行った後、前記金属膜をパターニングして前記金属膜よりなる上部電極を形成する工程と を有することを特徴とする容量素子の製造方法。

IPC (7件)：

H01L 21/8242 ( 200 6.01) ,  H01L 27/108 ( 200 6.01) ,  H01L 21/28 ( 200 6.01) ,  H01L 21/822 ( 200 6.01) ,  H01L 27/04 ( 200 6.01) ,  H01L 21/8246 ( 200 6.01) ,  H01L 27/105 ( 200 6.01)

FI (4件)：

H01L 27/10 621 C ,  H01L 21/28 B ,  H01L 27/04 C ,  H01L 27/10 444 C

引用特許：

審査官引用 (2件)

• 薄膜形成方法、半導体装置及びその製造方法
  公報種別：公開公報   出願番号：特願平8-047661   出願人：富士通株式会社
• 半導体メモリセルのキャパシタ構造の作製方法
  公報種別：公開公報   出願番号：特願平8-324689   出願人：ソニー株式会社