半導体記憶装置及びメモリ混載ロジックLSI

発明者： , ,
出願人/特許権者：
代理人 (6件)：鈴江武彦 , 村松貞男 , 橋本良郎 , 河野哲 , 中村誠 , 河井将次
公報種別：特許公報
出願番号（国際出願番号）：特願平11-181688
公開番号（公開出願番号）：特開2001-014842
特許番号：特許第3872922号
出願日： 1999年06月28日
公開日（公表日）： 2001年01月19日
請求項（抜粋）：

【請求項1】行列状にメモリセルが配置された第1バンク及び第2バンクを有するメモリセルアレイと、外部より、行アドレス信号が入力されるか、あるいは前記行アドレス信号のビット数よりビット数が小さい列アドレス信号及びデータが入力される外部端子と、前記列アドレス信号と共に入力された前記データを前記メモリセルに書き込むためのデータ線と、外部より入力されるコマンドに基づいて、複数の制御信号を発生する制御回路と、前記制御回路が発生する第1制御信号に応答して、前記外部端子に入力された前記行アドレス信号を出力するか否かを選択する第1のセレクタと、前記第1のセレクタから出力された前記行アドレス信号をデコードして前記第1バンク及び前記第2バンクのいずれかの行を選択するための行デコード回路と、前記制御回路が発生する第2制御信号に応答して、前記外部端子に入力された前記列アドレス信号及びデータを記憶するラッチ回路と、第1、第2入力端子を備え、前記外部端子から前記第1入力端子に入力される前記列アドレス信号及びデータ、あるいは前記ラッチ回路から前記第2入力端子に入力される前記列アドレス信号及びデータのいずれか一方を前記制御回路が発生する第3制御信号に応答して選択し出力する第1のマルチプレクサと、前記制御回路が発生する第4制御信号に応答して、前記第1のマルチプレクサから出力された前記列アドレス信号を前記列デコード回路に、かつ前記列アドレス信号と共に前記第1のマルチプレクサから出力された前記データを前記データ線に出力するか否かを選択する第2のセレクタと、前記第2のセレクタから出力された前記列アドレス信号をデコードして前記第1バンク及び前記第2バンクのいずれかの列を選択するための列デコード回路とを具備し、前記行アドレス信号、前記列アドレス信号及びデータを前記行デコード回路、前記列デコード回路及びデータ線にそれぞれ同時に入力するためのコマンドが前記制御回路に入力されたとき、前記制御回路は、前記第1のマルチプレクサに対して前記ラッチ回路に記憶された前記列アドレス信号及びデータを選択して出力させる前記第3の制御信号を出力するとともに、前記第1のセレクタ及び第2のセレクタを出力状態に設定する前記第1制御信号及び前記第4制御信号を出力して、前記第1バンクで前記行デコード回路により選択された行に対してロウ系動作を実行すると同時に、前記第2バンクで前記列デコード回路により選択された列に対してカラム系動作を実行することを特徴とする半導体記憶装置。

IPC (2件)：

G11C 11/401 ( 200 6.01) , G11C 29/12 ( 200 6.01)

FI (4件)：

G11C 11/34 362 C , G11C 11/34 371 K , G11C 11/34 371 A , G11C 29/00 671 Z

引用特許：

審査官引用 (5件)

半導体記憶装置
公報種別：公開公報出願番号：特願平7-307105 出願人：株式会社日立製作所
特開昭57-018079
半導体メモリ
公報種別：公開公報出願番号：特願平6-060516 出願人：日本電気株式会社

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