特許
J-GLOBAL ID：201103024550836858

階層順によるラスタ化方法および装置

発明者：
フセイン,ザヒド・エス

フセイン,ザヒド・エス について

, 
ミレット,ティモシー・ジェイ

ミレット,ティモシー・ジェイ について


出願人/特許権者：
マイクロソフト コーポレーション

マイクロソフト コーポレーション について


代理人 (5件)： 社本 一夫 ,  小野 新次郎 ,  小林 泰 ,  千葉 昭男 ,  富田 博行
公報種別：特許公報
出願番号（国際出願番号）：特願2000-568059
特許番号：特許第4477237号
出願日： 1999年08月23日
請求項（抜粋）：
【請求項1】 プリミティブをラスタ化する方法であって、 a)より大きいメモリ・タイルに含まれた複数のより小さいメモリ・タイルから、その内の1つを選択するステップであって、該選択されたより小さいメモリ・タイルが前記プリミティブの頂点を含むステップと、 b)前記より大きいメモリ・タイルに含まれた前記複数のより小さいメモリ・タイルを横断するステップであって、その横断は、前記選択されたより小さいメモリ・タイルで開始して、前記プリミティブ内に位置する1つ以上の記憶場所を有する各より小さいメモリ・タイルを順に通る、横断するステップと、 c)複数のより小さなメモリ・タイル内に含まれるどの記憶位置が前記プリミティブ内に位置するかを決定するステップであって、 i)前記プリミティブの各エッジに対する1つのエッジ評価器を用いて、前記複数のより小さなメモリ・タイル内のx及びy座標に対するそれぞれのエッジ関数の値を計算するステップと、 ii)各エッジ評価器に対する1つの加算器ツリーを用いて、前記複数のより小さなメモリ・タイル内の各記憶位置に対するエッジ評価器のエッジ関数を再計算するステップと、 からなるステップと、 d)ステップ(c)中に出会った各記憶位置をラスタ化するステップと、 を含むプロセッサによって実行される方法。
IPC (1件)：
G06T 11/20 ( 200 6.01)
FI (1件)：
G06T 11/20 110 K
引用特許：
出願人引用 (4件)
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審査官引用 (6件)
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