特許
J-GLOBAL ID：201103024808308576

半導体装置および半導体装置の製造方法

発明者：
宮尾 明男

宮尾 明男 について


出願人/特許権者：
株式会社東芝

株式会社東芝 について


代理人 (1件)： 特許業務法人 天城国際特許事務所
公報種別：公開公報
出願番号（国際出願番号）：特願2010-124295
公開番号（公開出願番号）：特開2011-249728
出願日： 2010年05月31日
公開日（公表日）： 2011年12月08日
要約：
【課題】ゲート電極とソース電極との間のゲート寄生容量成分Cgsを低減することができる半導体装置を提供する。【解決手段】半導体基板11上に形成された動作層12と、この動作層12の表面上に、互いに離間して形成されたドレイン電極13およびソース電極14と、動作層12の表面上において、ドレイン電極13とソース電極14との間に形成されたゲート電極15と、動作層12の表面上において、ドレイン電極13とソース電極14との間に、ゲート電極15を覆うように形成された表面保護膜19と、表面保護膜19の表面上であって、少なくともゲート電極15のドレイン側端部上を含む位置に形成されたソースフィールドプレート電極20と、ソースフィールドプレート電極20に接続されるとともに、ソース電極14に電気的に接続され、これらの電極20、14のよりも狭い幅で表面保護膜19上に形成された複数の配線21を具備する。【選択図】図2
請求項（抜粋）：
半導体基板上に形成された動作層と、 この動作層の表面上に、互いに離間して形成されたドレイン電極およびソース電極と、 前記動作層の表面上において、前記ドレイン電極と前記ソース電極との間に形成されたゲート電極と、 前記動作層の表面上において、前記ドレイン電極と前記ソース電極との間に、前記ゲート電極を覆うように形成された表面保護膜と、 この表面保護膜の表面上であって、少なくとも前記ゲート電極のドレイン側端部上を含む位置に形成されたソースフィールドプレート電極と、 このソースフィールドプレート電極に接続されるとともに、前記ソース電極に電気的に接続され、これらの電極よりも狭い幅で前記表面保護膜上に形成された配線と、 を具備することを特徴とする半導体装置。
IPC (5件)：
H01L 21/338 ,  H01L 29/812 ,  H01L 21/28 ,  H01L 29/41 ,  H01L 29/417
FI (4件)：
H01L29/80 F ,  H01L21/28 301B ,  H01L29/44 Y ,  H01L29/50 J
Fターム (21件)：
4M104AA05 ,  4M104BB09 ,  4M104CC01 ,  4M104DD34 ,  4M104FF10 ,  4M104GG12 ,  5F102FA01 ,  5F102GB01 ,  5F102GC01 ,  5F102GD01 ,  5F102GJ05 ,  5F102GL05 ,  5F102GS01 ,  5F102GS03 ,  5F102GS04 ,  5F102GS06 ,  5F102GS07 ,  5F102GT03 ,  5F102GV07 ,  5F102GV08 ,  5F102HC11
引用特許：
審査官引用 (2件)

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