特許
J-GLOBAL ID：201103025500879765

半導体記憶装置及びその製造方法

発明者：
杉前 紀久子

杉前 紀久子 について

, 
白田 理一郎

白田 理一郎 について


出願人/特許権者：
株式会社東芝

株式会社東芝 について


代理人 (6件)： 鈴江 武彦 ,  河野 哲 ,  中村 誠 ,  村松 貞男 ,  橋本 良郎 ,  河井 将次
公報種別：特許公報
出願番号（国際出願番号）：特願2000-301309
公開番号（公開出願番号）：特開2002-110826
特許番号：特許第4131900号
出願日： 2000年09月29日
公開日（公表日）： 2002年04月12日
請求項（抜粋）：
【請求項1】 半導体基板上に形成され、活性化領域を区画する素子分離絶縁膜と、 前記半導体基板上の第1及び第2活性化領域内にそれぞれ形成された第1及び第2ゲート絶縁膜と、 前記第1ゲート絶縁膜上に形成され、前記素子分離絶縁膜の上面と等しい高さあるいはそれ以下の高さを有し、前記素子分離絶縁膜と側面が接する第1ゲート電極と、 前記第2ゲート絶縁膜上に形成され、前記素子分離絶縁膜の上面と等しい高さあるいはそれ以下の高さを有し、前記素子分離絶縁膜と側面が接する第2ゲート電極と、 前記第1及び第2ゲート電極上及びそれらの間の前記素子分離絶縁膜上に連続的に設けられた絶縁層と、 前記絶縁層上に連続的に設けられ、前記第1及び第2ゲート電極とゲート長方向に整合した第3ゲート電極と、 前記第1ゲート電極上に設けられかつ、前記第1ゲート電極と電気的に接続し、前記第3ゲート電極と電気的に分離された第1導電層と、前記第2ゲート電極上に設けられかつ、前記第2ゲート電極と電気的に接続し、前記第3ゲート電極と電気的に分離された第2導電層と、 を具備し、 前記第1ゲート絶縁膜及び前記第1ゲート電極により周辺回路の第1トランジスタが構成され、前記第2ゲート絶縁膜及び前記第2ゲート電極により前記周辺回路の第2トランジスタが構成される ことを特徴とする半導体記憶装置。
IPC (5件)：
H01L 21/8247 ( 200 6.01) ,  H01L 27/115 ( 200 6.01) ,  H01L 29/788 ( 200 6.01) ,  H01L 29/792 ( 200 6.01) ,  H01L 27/10 ( 200 6.01)
FI (3件)：
H01L 27/10 434 ,  H01L 29/78 371 ,  H01L 27/10 481
引用特許：
審査官引用 (5件)
全件表示

前のページに戻る

TOP

BOTTOM