特許
J-GLOBAL ID：201103026116495999
可変遅延素子のテスト回路
発明者：
出願人/特許権者：
代理人 (7件)：
鈴江 武彦
, 村松 貞男
, 坪井 淳
, 橋本 良郎
, 河野 哲
, 中村 誠
, 河井 将次
公報種別：特許公報
出願番号（国際出願番号）：特願平11-268352
公開番号（公開出願番号）：特開2001-091587
特許番号：特許第3625400号
出願日： 1999年09月22日
公開日（公表日）： 2001年04月06日
請求項（抜粋）：
【請求項1】遅延時間量を任意に設定可能な可変遅延素子を含むループ回路を形成し、前記可変遅延素子に対する入力パルス信号の正負の論理を常に一定とするループ制御部と、前記可変遅延素子の出力パルス信号の出力回数を計数し、その計数値と予め設定された設定値の一致を検出し、一致検出時に一致検出信号を生成する計数制御部と、前記計数制御部により生成された一致検出信号に基づいて前記可変遅延素子の出力パルス信号の後段回路への伝送を制御する出力制御部とを具備し、前記ループ制御部は、前記可変遅延素子の前段に設けられるセット入力端/リセット入力端付きのフリップフロップ回路と、前記フリップフロップ回路に入力するセット信号とリセット信号として前記可変遅延素子の出力パルス信号に対して遅延調節を個別に実施する固定遅延素子とを有し、所定の入力パルス信号により起動され、前記一致検出信号に基づいてループが閉じられることを特徴とする可変遅延素子のテスト回路。
IPC (1件)：
FI (1件)：
引用特許：
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