特許
J-GLOBAL ID：201103027028230060

半導体装置

発明者：
村本 英俊

村本 英俊 について

, 
磯部 良彦

磯部 良彦 について


出願人/特許権者：
株式会社デンソー

株式会社デンソー について


代理人 (1件)： 伊藤 求馬
公報種別：特許公報
出願番号（国際出願番号）：特願平11-216301
公開番号（公開出願番号）：特開2000-150662
特許番号：特許第4304778号
出願日： 1999年07月30日
公開日（公表日）： 2000年05月30日
請求項（抜粋）：
【請求項1】 半導体基板に形成されたウェルの素子分離絶縁膜により画成された各領域にソースおよびドレインを形成し、半導体基板の表面のソースとドレイン間にゲート絶縁膜およびゲート電極を積層してなるゲート部を形成したMOS型のトランジスタであってソースとドレイン間の印加電圧である作動電圧の異なる複数のトランジスタを混載した半導体装置において、 要求される耐性に応じて、ゲート長をソースとドレイン間の印加電圧である作動電圧が高いトランジスタほど長く設定し、ゲート絶縁膜をソースとドレイン間の印加電圧である作動電圧が高いトランジスタほど厚く設定し、 ウェルならびに上記ソースおよびドレインをすべてのトランジスタで同じ濃度プロファイルとなるように形成し、半導体基板表面部へのしきい値電圧調整用の不純物注入量をすべてのトランジスタで同じ量に設定し、 上記ウェルは、上記複数のトランジスタのうち、ソースとドレイン間の印加電圧である作動電圧が最も高いトランジスタの耐性要求を満たす濃度プロファイルとなるように形成し、 上記ウェルには半導体基板の表面部に上記ソースおよびドレインとの接合部よりも低濃度の領域を設けるとともに、略素子分離酸化膜の底部の深さに上記ソースおよびドレインとの接合部よりも高濃度の領域を設けたことを特徴とする半導体装置。
IPC (2件)：
H01L 21/8234 ( 200 6.01) ,  H01L 27/088 ( 200 6.01)
FI (1件)：
H01L 27/08 102 C
引用特許：
出願人引用 (3件) 審査官引用 (3件)

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