特許
J-GLOBAL ID：201103032130269756

半導体装置及びその動作方法

発明者：
鮎川 一重

鮎川 一重 について

, 
三浦 誓士

三浦 誓士 について

, 
齊藤 良和

齊藤 良和 について


出願人/特許権者：
株式会社ルネサステクノロジ

株式会社ルネサステクノロジ について


代理人 (2件)： 玉村 静世 ,  作田 康夫
公報種別：特許公報
出願番号（国際出願番号）：特願2000-161123
公開番号（公開出願番号）：特開2001-344967
特許番号：特許第3871853号
出願日： 2000年05月26日
公開日（公表日）： 2001年12月14日
請求項（抜粋）：
【請求項1】フラッシュメモリが形成された第1半導体チップと、スタティック・ランダム・アクセスメモリとメモリコントローラが形成された第2半導体チップと、メモリが形成された第3半導体チップとを内部に含む封止体を有し、 前記封止体は、前記第1から第3チップがその第1主面に搭載された基板を含み、 前記基板は、前記第1主面に設けられ前記第1から第3半導体チップと電気的接続をするための複数の第1電極と、前記複数の第1電極に接続され前記封止体の外部に対して電気的接続をするための複数の第2電極とを有し、 前記メモリは、第1キャパシタと第1MISFETをそれぞれに持つ複数の第1メモリセルを含む第1メモリブロックと、第2キャパシタと第2MISFETをそれぞれに持つ複数の第2メモリセルを含む第2メモリブロックと、前記第1及び第2メモリブロックで共用されるコマンド信号入力のための第1ノード、アドレス信号入力のための第2ノード、及びデータ入出力のための第3ノードとを有し、 前記メモリコントローラは、前記メモリに対するコマンド信号を出力するために設けられ前記メモリの前記第1ノードに結合される第4ノードと、前記メモリに対するアドレスを出力するために設けられ前記第2ノードに結合される第5ノードと、前記第3ノードに結合される第6ノードと、アクセス要求信号を受けるための第7ノードと、アクセスアドレスを受けるための第8ノードとを有し、 前記メモリコントローラは、第1期間において前記第8ノードに第1アクセスアドレスが入力された際には前記メモリの前記第1メモリブロックに対するコマンド信号及び第1アドレスを前記第4及び第5ノードから出力するとともに、第2期間において前記第8ノードに前記第1アクセスアドレスが入力された際には前記メモリの前記第2メモリブロックに対するコマンド信号及び前記第1アドレスを前記第4及び第5ノードから出力することを特徴とする半導体装置。
IPC (10件)：
G11C 11/406 ( 200 6.01) ,  G11C 11/41 ( 200 6.01) ,  G11C 11/401 ( 200 6.01) ,  G11C 11/407 ( 200 6.01) ,  G11C 11/403 ( 200 6.01) ,  G11C 16/04 ( 200 6.01) ,  H01L 25/04 ( 200 6.01) ,  H01L 25/18 ( 200 6.01) ,  H01L 25/065 ( 200 6.01) ,  H01L 25/07 ( 200 6.01)
FI (9件)：
G11C 11/34 363 K ,  G11C 11/34 Z ,  G11C 11/34 362 H ,  G11C 11/34 362 S ,  G11C 11/34 363 M ,  G11C 11/34 371 K ,  G11C 17/00 625 ,  H01L 25/04 Z ,  H01L 25/08 Z
引用特許：
出願人引用 (4件)
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審査官引用 (4件)
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