特許
J-GLOBAL ID：201103032474940228
半導体集積回路装置及び遅延ロックループ装置
発明者：
出願人/特許権者：
代理人 (1件)：
加藤 朝道
公報種別：特許公報
出願番号（国際出願番号）：特願2001-285509
公開番号（公開出願番号）：特開2003-101409
特許番号：特許第4609808号
出願日： 2001年09月19日
公開日（公表日）： 2003年04月04日
請求項（抜粋）：
【請求項1】 クロック信号を入力する入力バッファと、
前記入力バッファから出力されるクロック信号を入力し、前記入力したクロック信号を分周して出力する分周回路と、
前記分周回路から出力される分周クロック信号を入力し、遅延時間の互いに異なる複数の出力タップのうち選択された出力タップより、前記分周クロック信号を遅延させた信号を出力する第1の遅延回路と、
前記第1の遅延回路の出力信号を入力し、遅延時間の互いに異なる複数の出力タップのうち選択された出力タップより、前記第1の遅延回路の出力信号を遅延させた信号を出力する第2の遅延回路と、
前記分周回路から出力される分周クロック信号と、前記第2の遅延回路の出力信号とを入力し、これらの信号の位相差を検出する第1の位相検知器と、
前記第1の位相検知器の出力信号を受け、位相の進み、遅れに従い、カウント値を変え、前記第1の遅延回路と前記第2の遅延回路の出力タップを切替えるためのタップ選択信号を出力する第1のカウンタと、
を備えた第1の遅延ロックループ回路と、
前記分周回路から出力される分周クロック信号を入力し、遅延時間の互いに異なる複数の出力タップのうち選択された出力タップより、前記分周クロック信号を遅延させた信号を出力する第3の遅延回路と、
前記第1の遅延回路の出力信号を入力し、遅延時間の互いに異なる複数の出力タップのうち選択された出力タップより、前記第1の遅延回路の出力信号を遅延させた信号を出力する第4の遅延回路と、
前記第3遅延回路の出力信号と前記第4の遅延回路の出力信号とを入力し、これら二つの出力信号のそれぞれの立ち上がりエッジによって、パルスの立ち上がりと立ち下がりのタイミングが規定され、前記二つの出力信号のそれぞれの立ち下がりエッジによって、次のパルスの立ち上がりと立ち下がりのタイミングが規定される信号を出力する第1のマルチプレクサと、
前記第1のマルチプレクサの出力信号を入力とするダミーの第2のマルチプレクサと、
前記第2のマルチプレクサの出力信号を入力し、出力バッファと同じ遅延時間を有するダミーの第1のバッファと、
前記第1のバッファの出力信号を入力し前記入力バッファと同じ遅延時間を有するダミーの第2のバッファと、
を備え、
前記入力バッファから出力されるクロック信号と、前記ダミーの第2のバッファから出力される信号とを入力し、これらの信号の位相差を検出する第2の位相検知器と、
前記第2の位相検知器の出力信号を受け、位相の進み、遅れに従い、カウント値を変え、前記第3の遅延回路と前記第4の遅延回路の出力タップを切替えるためのタップ選択信号を出力する第2のカウンタと、
を備えた第2の遅延ロックループ回路と、
を備え、
前記第1のマルチプレクサから出力される信号をデータ出力用クロックとして入力し、入力される複数のデータの一つを選択して出力する第3のマルチプレクサを備え、
前記第2のマルチプレクサは、前記第3のマルチプレクサと同一の遅延時間を有し、
前記出力バッファは、前記第3のマルチプレクサから出力される信号を入力して出力端子から出力データとして出力する、ことを特徴とする半導体集積回路装置。
IPC (1件)：
FI (1件)：
引用特許：
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