特許
J-GLOBAL ID：200903054113674022

DLL回路及びそれを利用した半導体記憶装置

発明者：
富田 浩由

富田 浩由 について


出願人/特許権者：
富士通株式会社

富士通株式会社 について


代理人 (1件)： 土井 健二 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願平9-243714
公開番号（公開出願番号）：特開平11-086545
出願日： 1997年09月09日
公開日（公表日）： 1999年03月30日
要約：
【要約】 (修正有)【課題】180°以上の位相遅れを有する制御クロックを生成するDLL回路で、可変遅延回路によるジッタを抑える。【解決手段】クロックCLKから制御クロックS9を生成する第1の可変遅延回路2に、DLL回路により生成される第1の遅延制御信号S12を与える。DLL回路は、クロックが与えられる第2、第3の可変遅延回路3,4が直列接続された第1の遅延ループと、クロックの360°の整数倍のクロックS3が基準クロックとして、第1の遅延ループの出力S8が可変クロックとして与えられる位相比較器の結果信号に従って第1の遅延制御信号を両クロックの位相差をなくすように生成する遅延制御回路7とを有する。この第1の遅延制御信号により第1の可変遅延回路の遅延時間が制御され、その出力の制御クロックは、クロックからα°遅延する。
請求項（抜粋）：
第1のクロックから所定の位相α°遅延した制御クロックを生成するDLL回路において、前記第1のクロックが入力され、前記制御クロックを生成する第1の可変遅延回路と、前記第1のクロックが入力され、第2の可変遅延回路と第3の可変遅延回路とが直列に接続された第1の遅延ループと、前記第1のクロックから360°の整数倍の位相遅れの基準クロックと、前記第1の遅延ループから出力される第1の可変クロックとの位相を比較し、位相差に応じた第1の位相比較結果信号を生成する第1の位相比較器と、前記第1の位相比較結果信号を供給され、前記基準クロックと前記第1の可変クロックとの位相を一致させる第1の遅延制御信号を前記第2の可変遅延回路及び第1の可変遅延回路に供給する第1の遅延制御回路と、第3の可変遅延回路に前記第1のクロックのβ°(=360°-α°)の遅延時間を与える第2の遅延制御信号を生成するβ°検出回路とを有することを特徴とするDLL回路。
IPC (5件)：
G11C 11/407 ,  G11C 7/00 313 ,  G11C 11/417 ,  H03K 5/13 ,  H03L 7/00
FI (6件)：
G11C 11/34 362 S ,  G11C 7/00 313 ,  H03K 5/13 ,  H03L 7/00 D ,  G11C 11/34 305 ,  G11C 11/34 354 C
引用特許：
審査官引用 (4件)
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