特許
J-GLOBAL ID：201103034089948989

光半導体装置の製造方法

発明者：
竹内 辰也

竹内 辰也 について


出願人/特許権者：
住友電工デバイス・イノベーション株式会社

住友電工デバイス・イノベーション株式会社 について


代理人 (1件)： 片山 修平
公報種別：公開公報
出願番号（国際出願番号）：特願2011-057027
公開番号（公開出願番号）：特開2011-249767
出願日： 2011年03月15日
公開日（公表日）： 2011年12月08日
要約：
【課題】 素子容量を抑制しつつリーク電流を抑制することができる光半導体装置の製造方法を提供する。【解決手段】 光半導体装置の製造方法は、基板上に順に形成されたn型クラッド層、活性層、およびp型クラッド層に対して選択的にエッチング処理を施すことによってメサ構造を形成する工程と、前記メサ構造の側面から前記基板の前記メサ構造以外の平面部にかけて、前記平面部における厚さが5nm〜45nmのp型半導体層を形成する工程と、前記p型半導体層上に、前記メサ構造を埋め込む高抵抗半導体層を形成する工程と、を含み、前記平面部において、前記p型半導体層の厚みと前記p型半導体層のp型ドーパントの濃度との積は、2.5×1019nm/cm3以下である。【選択図】 図2
請求項（抜粋）：
基板上に順に形成されたn型クラッド層、活性層、およびp型クラッド層に対して選択的にエッチング処理を施すことによってメサ構造を形成する工程と、 前記メサ構造の側面から前記基板の前記メサ構造以外の平面部にかけて、前記平面部における厚さが5nm〜45nmのp型半導体層を形成する工程と、 前記p型半導体層上に、前記メサ構造を埋め込む高抵抗半導体層を形成する工程と、を含み、 前記平面部において、前記p型半導体層の厚みと前記p型半導体層のp型ドーパントの濃度との積は、2.5×1019nm/cm3以下であることを特徴とする光半導体装置の製造方法。
IPC (3件)：
H01S 5/227 ,  H01S 5/343 ,  H01L 21/205
FI (3件)：
H01S5/227 ,  H01S5/343 ,  H01L21/205
Fターム (31件)：
5F045AA04 ,  5F045AB12 ,  5F045AB17 ,  5F045AB18 ,  5F045AB19 ,  5F045AC01 ,  5F045AC08 ,  5F045AC19 ,  5F045AF04 ,  5F045AF11 ,  5F045BB16 ,  5F045CA12 ,  5F045DA52 ,  5F045DA59 ,  5F045DA66 ,  5F045DB02 ,  5F045HA03 ,  5F045HA14 ,  5F173AA26 ,  5F173AA47 ,  5F173AA48 ,  5F173AF92 ,  5F173AH14 ,  5F173AP05 ,  5F173AP16 ,  5F173AP24 ,  5F173AP33 ,  5F173AP45 ,  5F173AP56 ,  5F173AR24 ,  5F173AR65
引用特許：
出願人引用 (11件)
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審査官引用 (9件)
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