VDMOSトランジスタ

発明者： ,
出願人/特許権者：
代理人 (4件)：杉村興作 , 高見和明 , 徳永博 , 梅本政夫
公報種別：特許公報
出願番号（国際出願番号）：特願平11-013370
公開番号（公開出願番号）：特開平11-274495
特許番号：特許第4623775号
出願日： 1999年01月21日
公開日（公表日）： 1999年10月08日
請求項（抜粋）：

【請求項1】第2導電型(p)の基板(11)上の第1導電型(n)の半導体材料の層(10)内に形成された集積回路のVDMOSトランジスタであって、このVDMOSトランジスタが、前記基板側とは反対側の前記層(10)の主表面(12)からこの層(10)内に延在する第1導電型(n)の第1領域(13)と、この第1領域(13)を囲んで前記主表面(12)から前記層(10)内に延在し、この層を横方向で画成する第2導電型(p)の第2領域(14)と、前記主表面(12)から前記第1領域(13)内に延在する第2導電型(p)の第3領域(15)と、前記主表面(12)から前記第3領域(15)内に延在し、この第3領域のエッジと相俟って第1チャネル(16)を規定する第1導電型(n)の第4領域(9)と、前記主表面(12)上で少なくとも前記第1チャネル(16)の全体に亙って延在する絶縁材料の第1薄肉層(18)と、絶縁材料の前記第1薄肉層(18)上で少なくとも前記第1チャネル(16)の全体に亙って延在する導電材料の第1層(17)と、前記第1領域(13)より低い固有抵抗を有し、前記主表面(12)からこの第1領域(13)内に延在する第5領域(19)と、この第5領域(19)と接触する第1電極(21)と、導電材料の前記第1層(17)と接触する第2電極(22)と、前記第3領域(15)及び第4領域(9)と接触する第3電極(23)と、前記第2領域(14)に接続された第4電極(24)とを具え、前記第1領域(13)と前記第5領域(19)とが相俟ってVDMOSトランジスタのドレイン領域を構成し、前記第3領域(15)がVDMOSトランジスタの本体領域を構成し、前記第4領域(9)がVDMOSトランジスタのソース領域を構成し、導電材料の前記第1層(17)がVDMOSトランジスタのゲート電極を構成しており、前記第2領域(14)が前記第1領域(13)の接合分離領域であり、前記第1電極(21)と、前記第2電極(22)と、前記第3電極(23)とがそれぞれVDMOSトランジスタのドレイン端子(D)、ゲート端子(G)及びソース端子(S)に接続され、前記第4電極(24)が第1領域(13)の電位より低い電位にバイアスするバイアス端子に接続されている当該VDMOSトランジスタにおいて、このVDMOSトランジスタが、前記主表面(12)から前記第1領域(13)内に、前記第2領域(14)と接触するように延在し、前記第3領域(15)のエッジと相俟って第2チャネルを規定する第6領域(30,31)と、少なくとも前記第2チャネル全体に亙って延在する第2薄肉層(18)と、少なくとも前記第2チャネル全体に亙って延在し、前記第2電極(22)に接続されている導電材料の第2層(17)とを具え、前記第3領域(15)と前記第6領域(30,31)とがそれぞれMOSトランジスタのソース領域及びドレイン領域を構成し、導電材料の前記第2層(17)がこのMOSトランジスタのゲート電極を構成し、幾何学的及び物理的パラメータは、集積回路を動作させた際に、前記MOSトランジスタのしきい値電圧が前記VDMOSトランジスタのソース及びゲート間のブレークダウン電圧(Vgs)よりも低くなり、前記MOSトランジスタが電圧リミッタとして作用するように選択されていることを特徴とするVDMOSトランジスタ。

IPC (6件)：

H01L 27/04 ( 200 6.01) , H01L 29/78 ( 200 6.01) , H01L 29/06 ( 200 6.01) , H01L 21/76 ( 200 6.01) , H01L 21/822 ( 200 6.01) , H01L 27/06 ( 200 6.01)

FI (7件)：

H01L 29/78 657 G , H01L 29/78 652 P , H01L 29/78 652 R , H01L 29/78 652 G , H01L 29/78 656 B , H01L 27/04 H , H01L 27/06 311 C

引用特許：

審査官引用 (5件)

特開昭59-138364
電力用半導体装置
公報種別：公開公報出願番号：特願平5-151953 出願人：日本電装株式会社
特開平2-228123

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