特許
J-GLOBAL ID：201103035623236830
PLL回路
発明者：
出願人/特許権者：
代理人 (1件)：
工藤 実 (外1名)
公報種別：特許公報
出願番号（国際出願番号）：特願平11-359916
公開番号（公開出願番号）：特開2001-177403
特許番号：特許第3386026号
出願日： 1999年12月17日
公開日（公表日）： 2001年06月29日
請求項（抜粋）：
【請求項1】電圧制御発振器がデバイスの外部に接続されるPLL回路であって、前記デバイスは、分周比を指定するためのデータを記憶するレジスタと、前記レジスタに記憶されたデータに応じた分周比で前記電圧制御発振器からの信号を分周するプログラマブルデバイダと、一定周波数で発振する基準信号を生成する基準信号発生器と、前記プログラマブルデバイダで分周することにより得られた帰還信号と前記基準信号発生器からの基準信号とに基づき前記電圧制御発振器の発振周波数を決定するための制御信号を生成して出力する制御回路と、電源投入から所定時間が経過した後に前記レジスタに記憶されたデータの更新を開始すると共に前記制御回路に前記制御信号の生成を開始させる開始信号を出力し、前記制御回路からのロック信号を入力したときに前記レジスタに記憶されたデータの更新を中止する処理部、とを備え、前記制御回路は、前記開始信号に応答して前記制御回路と前記処理部とを電気的に接続する第1スイッチを備え、前記帰還信号と前記基準信号発生器からの前記基準信号とが一致したときに、前記ロック信号を前記処理部に出力するPLL回路。
IPC (5件)：
H03L 7/199
, H03L 7/08
, H03L 7/10
, H03L 7/183
, H04B 1/26
H04B 1/26 V
, H03L 7/10 G
, H03L 7/10 D
, H03L 7/08 N
, H03L 7/18 B
出願人引用 (6件)
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審査官引用 (2件)
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