MOSデバイスの作製

発明者： , ,
出願人/特許権者：
代理人 (11件)：岡部正夫 , 加藤伸晃 , 産形和央 , 臼井伸一 , 藤野育男 , 越智隆夫 , 本宮照久 , 高梨憲通 , 朝日伸光 , 高橋誠一郎 , 吉澤弘司
公報種別：特許公報
出願番号（国際出願番号）：特願平11-260600
公開番号（公開出願番号）：特開2000-091579
特許番号：特許第3774088号
出願日： 1999年09月14日
公開日（公表日）： 2000年03月31日
請求項（抜粋）：

【請求項1】 a.選択されたデバイス領域中のシリコン基板上に、誘電体層を形成する工程、 b.前記選択されたデバイス領域中の前記シリコン基板上の前記誘電体層の上に、多層ゲート電極層を堆積させる工程、 c.前記デバイス領域中の前記誘電体層のゲート部分上に、多層ゲート電極が生成され、前記基板中のソース及びドレイン領域を被覆する前記誘電体層の部分が露出されて残るように、前記多層ゲート電極層をエッチングする工程、 d.前記多層ゲート電極をマスクとして用いて、前記ソース及びドレイン領域中に不純物を注入する工程、及び e.前記ソース及びドレイン領域に電気的接触を形成する工程を含むタングステンシリサイドゲート電界効果トランジスタの作製方法において、前記多層ゲート電極はタングステンシリサイドから成る第1層、タングステンシリサイド窒化物から成る第2層及びタングステンシリサイドから成る第3層の合成層で、 i.タングステンシリサイドのスパッタリングターゲットから、前記誘電体層上に、100-400°Cの範囲の温度で前記第1層をスパッタリングし、前記スパッタリングターゲットはタングステンに対するシリコンの比が2.5-2.9であり、前記スパッタリングは40-60sccmの範囲の流量で実質的に不活性ガスを有する第1の雰囲気中で行われ、前記誘電体層は100-400°Cの範囲の温度を有する工程、 ii.5-55sccmの範囲の流量の窒素を含む第2の雰囲気中で、前記スパッタリングターゲットから前記第1層上に前記第2層をスパッタリングする工程、 iii.前記第1の雰囲気中で前記スパッタリングターゲットから前記第2層上に、前記第3層をスパッタリングし、それによって前記多層ゲート電極層が生成される工程、及び iv.前記第1層、第2層及び第3層をエッチングし、前記多層ゲート電極を生成させる工程を含む一連の工程によって前記多層ゲート電極が生成されることを特徴とする方法。

IPC (3件)：

H01L 21/285 ( 200 6.01) , H01L 21/28 ( 200 6.01) , H01L 29/78 ( 200 6.01)

FI (3件)：

H01L 21/285 301 , H01L 21/28 301 S , H01L 29/78 301 G

引用特許：

審査官引用 (20件)

特開平3-266466
半導体デバイス及びその製造方法
公報種別：公開公報出願番号：特願平7-109530 出願人：インターナショナル・ビジネス・マシーンズ・コーポレイション
MIS型半導体装置及びその製造方法
公報種別：公開公報出願番号：特願平5-168191 出願人：セイコーエプソン株式会社

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