特許
J-GLOBAL ID：201103038186472846

PLL回路

発明者：
市村 敦彦

市村 敦彦 について


出願人/特許権者：
山形日本電気株式会社

山形日本電気株式会社 について


代理人 (1件)： 丸山 隆夫
公報種別：特許公報
出願番号（国際出願番号）：特願2000-311730
公開番号（公開出願番号）：特開2002-118461
特許番号：特許第3434794号
出願日： 2000年10月05日
公開日（公表日）： 2002年04月19日
請求項（抜粋）：
【請求項1】 入力される発振器制御信号の電圧値に基づいて発振信号を出力する電圧制御発振手段と、前記発振信号を外部から入力された分周比設定データに従って分周し、発振分周信号を出力するプログラマブル分周手段と、前記発振分周信号とリファレンス信号との位相差に基づいて位相差信号を出力する位相比較手段と、前記位相差信号に基づいて任意の電流値である出力電流信号を出力するチャージポンプ手段と、前記出力電流信号を所定のループバンド幅に基づいて積分処理して高周波成分を除去し、前記発振器制御信号を出力するローパスフィルタリング手段と、前記チャージポンプ手段から出力される前記出力電流信号の電流値を切り替えるファストロックタイマ手段と、前記分周比設定データを基に前記出力電流信号の電流値を切り替える第1の指示を前記ファストロックタイマ手段に与える第1のデータインタフェース手段と、を有するPLL回路であって、前記分周比設定データは、外部回路との同期を図るためのクロック信号と、前記出力電流信号の電流値を切り替える期間を指定するデータ信号と、前記出力電流信号の電流値を切り替えるタイミングを指定するイネーブル信号と、を含んだデータであり、前記第1のデータインタフェース手段は、前記クロック信号を受信して外部回路との同期を図り、更に、該図られた前記外部回路との同期を基に前記データ信号を取込み、該取り込んだ前記データ信号を前記ファストロックタイマ手段に出力するシフトレジスタ手段と、前記シフトレジスタ手段により出力される前記データ信号の有効部分を指定し、更に、前記出力電流信号の電流値を切り替えるタイミングを指定するラッチ・リセット信号を出力するイネーブルカウンタ手段と、を有して構成され、前記ファストロックタイマ手段は、前記シフトレジスタ手段から出力された前記データ信号を、前記イネーブルカウンタ手段から出力されたラッチ・リセット信号に基づいてラッチさせ、1つ以上のカウント値設定信号を出力するデータラッチ手段と、1つ以上の前記カウント値設定信号を基に前記カウント値を設定し、前記ラッチ・リセット信号が入力されたタイミングを始点として前記リファレンス信号を前記カウント値数、カウントする期間、前記出力電流信号の電流値を切り替えるためのタイマ信号を出力するプログラマブルカウント手段と、を有して構成され、前記チャージポンプ手段は、前記タイマ信号が出力されている期間、前記出力電流信号の電流値を切り替える出力電流信号スイッチ手段を有して構成され、前記プログラマブルカウント手段は、第1から第nのフリップフロップを有して構成され、前記第1から第nのフリップフロップ各々のQバー出力は、各々のフリップフロップに設けられているD入力に入力され、1つ以上の前記カウント値設定信号の種類は、前記フリップフロップの数と同数であり、且つ、各々前記リファレンス信号及び前記ラッチ・リセット信号と論理積が取られ、該論理積の結果は、各々異なる前記フリップフロップのS入力に入力され、前記第1のフリップフロップのCp入力には、前記リファレンス信号が入力され、前記第k(1<k≦n)のフリップフロップのCp入力には、前記リファレンス信号と前記第1から第k-1のフリップフロップ各々のQバー出力との論理積の結果が入力され、前記プログラマブルカウント手段は、前記第1から第nのフリップフロップのQバー出力全ての論理積を反転した値を、前記タイマ信号として出力することを特徴とするPLL回路。
IPC (3件)：
H03L 7/107 ,  H03L 7/093 ,  H03L 7/18
FI (3件)：
H03L 7/10 E ,  H03L 7/08 E ,  H03L 7/18 Z
引用特許：
出願人引用 (4件)
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審査官引用 (2件)
  • 周波数同期回路
    公報種別：公開公報   出願番号：特願平7-272700   出願人：三菱電機株式会社
  • 周波数シンセサイザ
    公報種別：公開公報   出願番号：特願平8-148999   出願人：松下電器産業株式会社

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