特許
J-GLOBAL ID：201103043199722373
半導体タイリング構造体及びその製造方法
発明者：
,
出願人/特許権者：
代理人 (1件)：
桑垣 衛
公報種別：特許公報
出願番号（国際出願番号）：特願2002-558324
特許番号：特許第4290983号
出願日： 2001年12月18日
請求項（抜粋）：
【請求項1】半導体デバイスの製造方法において、
許容可能なタイリング領域を有し、及び第1の導電型の絶縁体からなる第1トレンチ分離領域と、
許容可能なタイリング領域を有し、及び第2の導電型の絶縁体からなる第2トレンチ分離領域と、
第1トレンチ分離領域内に配置された複数の第1タイルからなる第1タイル構造体と、前記第1タイルは設計パラメータ値の第1の組を有することと、
第2トレンチ分離領域内に配置された複数の第2タイルからなる第2タイル構造体と、前記第2タイルは設計パラメータ値の第2の組を有することとからなる基板にCMPプロセスを行う工程と、
前記CMPプロセスの後で、前記第1トレンチ分離領域及び第2トレンチ分離領域のエッチングを行う工程とを備え、
前記設計パラメータ値の第1の組及び第2の組は、前記第1トレンチ分離領域及び第2トレンチ分離領域の導電型によってエッチング速度が異なることを予想して、前記CMPプロセス完了後の基板における前記第1トレンチ分離領域及び第2トレンチ分離領域の形状を意図的に不均一にし、これによって、前記エッチング後に平坦な最終形状を達成すべく設定される、半導体デバイスの製造方法。
IPC (2件)：
H01L 21/76 ( 200 6.01)
, H01L 27/08 ( 200 6.01)
H01L 21/76 L
, H01L 27/08 331 A
