特許
J-GLOBAL ID：201103044392547844
メモリセルアレイ、不揮発性記憶ユニットおよび不揮発性半導体記憶装置
出願人/特許権者：
NECエレクトロニクス株式会社
NECエレクトロニクス株式会社 について
代理人 (1件)： 徳丸 達雄
公報種別：特許公報
出願番号（国際出願番号）：特願2001-276873
公開番号（公開出願番号）：特開2002-170379
特許番号：特許第3737403号
出願日： 2001年09月12日
公開日（公表日）： 2002年06月14日
請求項（抜粋）：
【請求項1】 第1の強磁性層と第2の強磁性層とこれらに挟まれた絶縁層とを有し第1の強磁性層の磁化の方向と第2の強磁性層の磁化の方向との差として情報を記憶するメモリ素子を含むメモリセルをマトリクス状に配置したメモリセルアレイにおいて、第1の方向に伸びた複数の副ワード線と、前記第1の方向とは異なる第2の方向に伸びた複数の副ビット線と、それぞれの副ワード線と副ビット線との交差部に設けられた前記メモリセルと、副ワード線のそれぞれに対応して設けられ副ワード線にソースまたはドレインの一方が接続された複数のワード選択トランジスタと、副ビット線のそれぞれに対応して設けられ副ビット線にソースまたはドレインの一方が接続された複数のビット選択トランジスタと、を有するメモリセルブロックがj行k列(j,kは正整数)配置されたメモリセルブロックマトリクスと、メモリセルブロックマトリクスのk個のメモリセルブロック列に対応して設けられ各メモリセルブロック列内のメモリセルブロックに含まれるワード選択トランジスタのゲートに接続されたk本のワード選択線と、メモリセルブロックマトリクスのj個のメモリセルブロック行に対応して設けられ各メモリセルブロック行内のメモリセルブロックに含まれるビット選択トランジスタのゲートに接続されたj本のビット選択線と、メモリセルブロックマトリクスの同一列に配置されたj個のメモリセルブロックに含まれる副ワード線の総数と同数で副ワード線と同一方向に伸びた主ワード線と、メモリセルブロックマトリクスの同一行に配置されたk個のメモリセルブロックに含まれる副ビット線の総数と同数で副ビット線と同方向に伸びた主ビット線と、を備え、主ワード線のそれぞれが、対応する副ワード線に接続されたk個の前記ワード選択トランジスタのソースまたはドレインの他方と接続され、主ビット線のそれぞれが、対応する副ビット線に接続されたj個の前記ビット選択トランジスタのソースまたはドレインの他方と接続され、
前記メモリセルブロックのそれぞれは、前記第2の方向に伸びた参照用副ビット線と、それぞれの副ワード線と参照用副ビット線との交差部に設けられた参照用メモリセルとを備える参照用セル列をさらに有し、参照用副ビット線が参照用ビット選択トランジスタを介して参照用主ビット線と接続することを特徴とするメモリセルアレイ。
IPC (5件)：
G11C 11/15 ( 200 6.01)
, G11C 29/04 ( 200 6.01)
, H01L 43/08 ( 200 6.01)
, H01L 27/105 ( 200 6.01)
, H01L 21/8246 ( 200 6.01)
FI (5件)：
引用特許：
出願人引用 (4件)
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不揮発性半導体記憶装置
公報種別：公開公報 出願番号：特願平9-232689 出願人：シャープ株式会社 -
半導体記憶装置
公報種別：公開公報 出願番号：特願平6-312064 出願人：三菱電機株式会社 -
半導体記憶装置
公報種別：公開公報 出願番号：特願平8-254074 出願人：株式会社東芝
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