特許
J-GLOBAL ID：201103050913784970

SRAM及びその製造方法

発明者：
青木 仁志

青木 仁志 について


出願人/特許権者：
シャープ株式会社

シャープ株式会社 について


代理人 (1件)： 野河 信太郎
公報種別：特許公報
出願番号（国際出願番号）：特願2001-185548
公開番号（公開出願番号）：特開2003-008021
特許番号：特許第3845272号
出願日： 2001年06月19日
公開日（公表日）： 2003年01月10日
請求項（抜粋）：
【請求項1】 SOI基板の表面半導体層上にゲート絶縁膜を介して形成された複数の第1ゲート電極および複数の第2ゲート電極と、該第1ゲート電極の両側の表面半導体層に形成された第1導電型ソース/ドレイン領域を有する第1導電型MOSトランジスタと、前記第2ゲート電極の両側の表面半導体層に形成された第2導電型ソース/ドレイン領域を有する第2導電型MOSトランジスタとから構成されるCMOSトランジスタを備えたSRAMであって、 前記第1導電型MOSトランジスタが、第1導電型ソース領域および第1導電型ドレイン領域の間に第2導電型ボディ領域を有し、 さらに、複数の前記第1導電型MOSトランジスタの第2導電型ボディ領域に隣接し、かつ隣接する複数の第1導電型MOSトランジスタの前記第1ゲート電極間に形成された共通の1つの第2導電型引出拡散層と、前記第1導電型のソース領域上又はドレイン領域上から第2導電型引出拡散層上にわたって形成されたシリサイド層とを備え、前記シリサイド層を介して前記第1導電型のソース領域又はドレイン領域に接地電位が与えられることを特徴とするSRAM。
IPC (6件)：
H01L 27/08 ( 200 6.01) ,  H01L 21/8238 ( 200 6.01) ,  H01L 27/092 ( 200 6.01) ,  H01L 27/11 ( 200 6.01) ,  H01L 21/8244 ( 200 6.01) ,  H01L 29/786 ( 200 6.01)
FI (7件)：
H01L 27/08 331 E ,  H01L 27/08 321 F ,  H01L 27/08 321 K ,  H01L 27/10 381 ,  H01L 29/78 613 A ,  H01L 29/78 616 V ,  H01L 29/78 626 B
引用特許：
審査官引用 (7件)
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