特許
J-GLOBAL ID：201103056541950620
カラムアドレス線の負荷による誤動作が防止できる半導体メモリ装置
発明者：
,
出願人/特許権者：
代理人 (4件)：
志賀 正武
, 渡邊 隆
, 村山 靖彦
, 実広 信哉
公報種別：特許公報
出願番号（国際出願番号）：特願2000-211782
公開番号（公開出願番号）：特開2001-043679
特許番号：特許第4562873号
出願日： 2000年07月12日
公開日（公表日）： 2001年02月16日
請求項（抜粋）：
【請求項1】 メモリセルアレイと、
カラム選択線制御信号が発生しているときのみ、デコードされたアドレスを受け取って前記メモリセルアレイのカラム選択線を非活性化できるカラム選択線駆動器と、
内部クロック信号に応答して、バッファリングされたカラムアドレスの一部をラッチし、前記ラッチの出力と前記内部クロック信号と第1及び第2制御信号のうちいずれか一方とを受け取って前記カラム選択線制御信号を発生するカラム選択線制御信号発生器と、
外部より印加されるカラムアドレスストローブ信号と書き込みイネーブル信号、及び前記内部クロック信号に応答して前記第1及び第2制御信号を発生する制御信号発生器とを備え、
前記制御信号発生器は、
前記カラムアドレスストローブ信号を反転させる第1反転手段と、
前記内部クロック信号に応答して前記第1反転手段の出力を伝える第1スイッチング手段と、
前記内部クロック信号及び前記第1スイッチング手段の出力を論理積してその結果を前記第1制御信号として出力する第1論理積手段と、
前記書き込みイネーブル信号を反転させる第2反転手段と、
前記内部クロック信号に応答して前記第2反転手段の出力を伝える第2スイッチング手段と、
前記内部クロック信号及び前記第2スイッチング手段の出力を論理積してその結果を前記第2制御信号として出力する第2論理積手段とを備えることを特徴とする半導体メモリ装置。
IPC (1件)：
FI (2件)：
G11C 11/34 354 D
, G11C 11/34 362 S
