特許

J-GLOBAL ID：201103056719322599

遅延時間調整方法と遅延時間調整回路

発明者： 谷口 暢孝
出願人/特許権者： 富士通マイクロエレクトロニクス株式会社
代理人 (1件)： 伊東 忠彦
公報種別：特許公報
出願番号（国際出願番号）：特願2000-046225
公開番号（公開出願番号）：特開2001-237678
特許番号：特許第4489231号
出願日： 2000年02月23日
公開日（公表日）： 2001年08月31日
請求項（抜粋）：

【請求項1】 入力された第一の周期信号と出力される第二の周期信号の位相比較に基づいて、前記第一の周期信号と前記第二の周期信号の位相を揃えるように前記第一の周期信号の遅延時間を調整する方法であって、 前記第二の周期信号における所定の立ち上がりエッジの位相が、前記第一の周期信号における所定の立ち上がりエッジの位相に対して遅れているときには、前記第二の周期信号における所定の立ち上がりエッジが、前記第二の周期信号における所定の立ち上がりエッジより位相が遅れていると共に前記第二の周期信号における所定の立ち上がりエッジとの位相差が最小である前記第一の周期信号における立ち上がりエッジと一致するよう、位相調整開始時は前記第二の周期信号が遅れるように前記遅延時間を調整することを特徴とする遅延時間調整方法。

IPC (6件)：

H03K 5/13 ( 200 6.01) ,  G06F 1/10 ( 200 6.01) ,  G11C 11/4076 ( 200 6.01) ,  G11C 11/407 ( 200 6.01) ,  H03L 7/00 ( 200 6.01) ,  H03L 7/081 ( 200 6.01)

FI (6件)：

H03K 5/13 ,  G06F 1/04 330 A ,  G11C 11/34 354 C ,  G11C 11/34 362 S ,  H03L 7/00 D ,  H03L 7/08 J

引用特許：

審査官引用 (2件)

• 半導体装置及びタイミング制御回路
  公報種別：公開公報   出願番号：特願平11-171864   出願人：株式会社日立製作所
• DLL回路を有する集積回路装置
  公報種別：公開公報   出願番号：特願平10-293545   出願人：富士通株式会社