特許
J-GLOBAL ID：200903078200880670

半導体装置及びタイミング制御回路

発明者：
船場 誠司

船場 誠司 について

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西尾 洋二

西尾 洋二 について

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奥田 裕一

奥田 裕一 について

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中込 儀延

中込 儀延 について


出願人/特許権者：
株式会社日立製作所

株式会社日立製作所 について


代理人 (1件)： 玉村 静世
公報種別：公開公報
出願番号（国際出願番号）：特願平11-171864
公開番号（公開出願番号）：特開2001-005554
出願日： 1999年06月18日
公開日（公表日）： 2001年01月12日
要約：
【要約】【課題】 可変遅延回路数を増やすことなく小面積で低消費電力のDLL形式のタイミング制御回路を提供する。【解決手段】 可変遅延回路(103)の出力から可変遅延回路の遅延制御入力までの遅延ループの動作速度制御を行なう。例えば、可変遅延回路の入力と出力の夫々に分周回路(107,109)を配置し、可変遅延回路の出力信号を分周した信号がダミー遅延回路(106)を介して位相比較回路(104)の一方の入力に、可変遅延回路の入力を分周した信号が位相比較回路の他方の入力に供給され、双方の位相を比較した結果に従って、位相制御を行なう。これにより、位相比較回路、遅延制御回路、ダミー遅延回路が分周されたクロックの周波数で動作するので消費電力が低減される。可変遅延回路は1つであるから、回路面積の増大を抑えながら消費電力を小さくすることができる。
請求項（抜粋）：
外部クロック信号を入力するクロック入力回路と、前記クロック入力回路から出力される第1の内部クロック信号を入力して第2の内部クロック信号を出力するタイミング制御回路と、前記タイミング制御回路から出力される前記第2の内部クロック信号を入力する内部回路と、を半導体チップに有し、前記タイミング制御回路は、前記第1の内部クロック信号を入力して第2の内部クロック信号を出力する可変遅延回路と、前記半導体チップ上の所定の回路の動作遅延時間に関連付けた時間だけ前記第2の内部クロック信号を遅延させるダミー遅延回路と、前記クロック入力回路から出力される第1の内部クロック信号と前記ダミー遅延回路の出力信号との位相を比較する位相比較回路と、前記位相比較回路による比較結果に基づいて前記可変遅延回路の遅延時間を制御する遅延制御回路と、前記ダミー遅延回路、位相比較回路及び遅延制御回路を前記第1の内部クロック信号よりも低い周波数で動作可能にする速度制御手段と、を有して成るものであることを特徴とする半導体装置。
IPC (4件)：
G06F 1/06 ,  G06F 13/42 350 ,  H03K 5/13 ,  H03K 5/14
FI (4件)：
G06F 1/04 312 A ,  G06F 13/42 350 A ,  H03K 5/13 ,  H03K 5/14
Fターム (30件)：
5B077FF11 ,  5B077GG07 ,  5B077GG15 ,  5B077MM01 ,  5B077MM02 ,  5B079BA20 ,  5B079BC01 ,  5B079CC02 ,  5B079CC16 ,  5B079DD03 ,  5B079DD05 ,  5B079DD13 ,  5J001AA04 ,  5J001BB00 ,  5J001BB03 ,  5J001BB05 ,  5J001BB08 ,  5J001BB11 ,  5J001BB12 ,  5J001BB13 ,  5J001BB14 ,  5J001BB15 ,  5J001BB22 ,  5J001BB23 ,  5J001BB24 ,  5J001BB25 ,  5J001CC00 ,  5J001DD02 ,  5J001DD03 ,  5J001DD09
引用特許：
審査官引用 (6件)
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