特許
J-GLOBAL ID：201103060244848679

半導体記憶装置

発明者：
浅野 滋博

浅野 滋博 について

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吉井 謙一郎

吉井 謙一郎 について

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福冨 和弘

福冨 和弘 について

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菅野 伸一

菅野 伸一 について


出願人/特許権者：
株式会社東芝

株式会社東芝 について


代理人 (2件)： 酒井 宏明 ,  宮田 英毅
公報種別：公開公報
出願番号（国際出願番号）：特願2010-206116
公開番号（公開出願番号）：特開2011-192260
出願日： 2010年09月14日
公開日（公表日）： 2011年09月29日
要約：
【課題】ホストからのデータの書き込みの要求に対する応答速度を著しく低下させることなく、追記方式におけるガベージコレクションを行うことが可能な半導体記憶装置を提供する。【解決手段】半導体記憶装置は、追記方式によって、ホストから論理アドレスが指定されたデータの書き込みの要求に応じて、半導体記憶チップに対してデータの書き込みを行ない、コンパクションにより、半導体記憶チップに対して有効データの書き込みを行なう。半導体記憶装置は、ホストからの要求に応じた書き込みの頻度とコンパクションにおける書き込みの頻度とを、予め設定された割合に応じて調整する。【選択図】図1
請求項（抜粋）：
複数の記憶領域を有する半導体記憶チップと、 情報処理装置から論理アドレスと対応付けられたデータである第1データの書き込みの要求を受け、前記半導体記憶チップの記憶領域のうち消去が行なわれた記憶領域で書き込みがまだ行なわれていない位置に、前記第1データを書き込む第1書き込みを行う第1書き込み制御部と、 前記第1データを書き込んだ位置を示す物理アドレスと、前記第1データに対応する前記論理アドレスとの対応関係を示す対応関係情報を記憶する第1記憶部と、 既に書き込まれているデータである第2データに対応する前記論理アドレスと同じ論理アドレスと対応付けられたデータである第3データの書き込みの要求を受け、前記半導体記憶チップの記憶領域のうち消去が行なわれた記憶領域で書き込みがまだ行なわれていない位置に、前記第3データを書き込む第2書き込み制御部と、 前記第2書き込み制御部により前記第3データの書き込みが行なわれた場合、前記対応関係情報を、前記論理アドレスと前記第3データに対する前記物理アドレスとの対応関係を示す前記対応関係情報に更新する第1更新部と、 前記第2データが書き込まれていた前記半導体記憶チップの記憶領域において、無効でない第4データを、消去が行われた新たな前記記憶領域に書き込む第2書き込みを行うことにより、ガベージコレクションを行う第2書き込み制御部と、 前記情報処理装置からの要求に応じた前記第1書き込みの頻度と前記ガベージコレクションにおける前記第2書き込みの頻度とを、予め設定された割合に応じて調整する頻度調整部とを備えることを特徴とする半導体記憶装置。
IPC (2件)：
G06F 12/00 ,  G11C 16/02
FI (3件)：
G06F12/00 591 ,  G11C17/00 601D ,  G06F12/00 597U
Fターム (12件)：
5B060AA10 ,  5B060CD11 ,  5B125BA02 ,  5B125CA08 ,  5B125CA26 ,  5B125DE14 ,  5B125EA05 ,  5B125EK01 ,  5B125EK02 ,  5B125FA01 ,  5B125FA02 ,  5B125FA04
引用特許：
審査官引用 (4件)
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