特許
J-GLOBAL ID：201103060593429390

不揮発性半導体記憶装置

発明者：
大田 繁人

大田 繁人 について

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鬼頭 傑

鬼頭 傑 について

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三ヶ尻 義政

三ヶ尻 義政 について

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桐澤 亮平

桐澤 亮平 について


出願人/特許権者：
株式会社東芝

株式会社東芝 について


代理人 (1件)： 日向寺 雅彦
公報種別：公開公報
出願番号（国際出願番号）：特願2009-150738
公開番号（公開出願番号）：特開2011-009409
出願日： 2009年06月25日
公開日（公表日）： 2011年01月13日
要約：
【課題】消去動作時のバックトンネリングを抑制し、これにより消去特性を向上し、信頼性が高い3次元積層構造の不揮発性半導体記憶装置を提供する。【解決手段】第1方向に交互に積層された複数の電極膜WLと複数の電極間絶縁膜14とを有する積層構造体MLと、前記積層構造体を前記第1方向に貫通する第1半導体ピラーSPと、前記電極膜と前記第1半導体ピラーとの間に設けられた第1記憶層48と、前記記憶層と前記第1半導体ピラーとの間に設けられた第1内側絶縁膜42と、前記第1記憶層と前記電極膜との間に設けられた第1外側絶縁膜43と、前記第1外側絶縁膜と前記電極膜との間に設けられ、比誘電率が前記第1外側絶縁膜よりも高い第1キャップ絶縁膜44と、を備えたことを特徴とする不揮発性半導体記憶装置が提供される。【選択図】図1
請求項（抜粋）：
第1方向に交互に積層された複数の電極膜と複数の電極間絶縁膜とを有する積層構造体と、 前記積層構造体を前記第1方向に貫通する第1半導体ピラーと、 前記電極膜と前記第1半導体ピラーとの間に設けられた第1記憶層と、 前記第1記憶層と前記第1半導体ピラーとの間に設けられた第1内側絶縁膜と、 前記第1記憶層と前記電極膜との間に設けられた第1外側絶縁膜と、 前記第1外側絶縁膜と前記電極膜との間に設けられ、比誘電率が前記第1外側絶縁膜よりも高い第1キャップ絶縁膜と、 を備えたことを特徴とする不揮発性半導体記憶装置。
IPC (4件)：
H01L 27/115 ,  H01L 21/824 ,  H01L 29/792 ,  H01L 29/788
FI (2件)：
H01L27/10 434 ,  H01L29/78 371
Fターム (37件)：
5F083EP18 ,  5F083EP22 ,  5F083EP33 ,  5F083EP34 ,  5F083EP48 ,  5F083EP49 ,  5F083EP76 ,  5F083ER23 ,  5F083ER30 ,  5F083GA10 ,  5F083GA11 ,  5F083GA27 ,  5F083JA03 ,  5F083JA04 ,  5F083JA05 ,  5F083JA33 ,  5F083KA01 ,  5F083KA17 ,  5F083KA18 ,  5F083MA05 ,  5F083MA06 ,  5F083MA16 ,  5F083MA19 ,  5F083MA20 ,  5F083ZA19 ,  5F101BA45 ,  5F101BA47 ,  5F101BA49 ,  5F101BA53 ,  5F101BB02 ,  5F101BB08 ,  5F101BD16 ,  5F101BD21 ,  5F101BD22 ,  5F101BD30 ,  5F101BD34 ,  5F101BE07
引用特許：
審査官引用 (3件)

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