特許

J-GLOBAL ID：201103062002238585

フェイル情報取り込み装置、半導体メモリ試験装置及び半導体メモリ解析方法

発明者： 佐藤 新哉
出願人/特許権者： 株式会社アドバンテスト
代理人 (1件)： 龍華 明裕
公報種別：特許公報
出願番号（国際出願番号）：特願平11-282187
公開番号（公開出願番号）：特開2000-231798
特許番号：特許第4234863号
出願日： 1999年10月01日
公開日（公表日）： 2000年08月22日
請求項（抜粋）：

【請求項1】 データを格納する複数のメモリセルを含むメインセル部と、前記メモリセルが不良である場合に、当該不良のメモリセルを救済するための複数の予備メモリセルを含む予備セル部とを有する救済機能付ブロックを複数有する半導体メモリにおける、不良メモリセルを示す不良セル識別情報を取り込むフェイル情報取り込み装置であって、 前記不良セル識別情報を入力する入力部と、 前記不良セル識別情報が示す前記不良メモリセルを特定する不良セル特定情報を記憶するメモリと、 前記不良セル識別情報が示す前記不良メモリセルの属する前記救済機能付ブロックを示すブロック特定情報を記憶するブロック情報メモリと、 前記不良セル識別情報が示す前記不良メモリセルの属する、前記救済機能付ブロック内のサブブロックを示すサブブロック識別情報を出力するサブブロック識別情報選択部と、 前記不良セル識別情報が示す前記不良メモリセルが前記メインセル部に属するか否かを検出する取り込み検出部と、 前記取り込み検出部により前記不良セル識別情報が示す前記不良メモリセルが前記メインセル部に属すると検出された場合に、前記サブブロック識別情報が示す前記サブブロックを特定するサブブロック特定情報を記憶し、前記取り込み検出部により前記不良セル識別情報が示す前記不良メモリセルが前記メインセル部に属さないと検出された場合に、前記サブブロック識別情報が示す前記サブブロックを示すサブブロック特定情報を記憶しないサブブロック情報メモリと、 を備えたことを特徴とするフェイル情報取り込み装置。

IPC (2件)：

G11C 29/44 ( 200 6.01) ,  G01R 31/28 ( 200 6.01)

FI (2件)：

G11C 29/00 655 Z ,  G01R 31/28 B

引用特許：

出願人引用 (2件)

• メモリ試験装置
  公報種別：公開公報   出願番号：特願平8-280661   出願人：株式会社アドバンテスト
• 半導体試験装置
  公報種別：公開公報   出願番号：特願平9-124010   出願人：株式会社東芝