特許

J-GLOBAL ID：201103071090625975

半導体記憶装置およびその制御方法

発明者： 大 塚 伸 朗
出願人/特許権者： 株式会社東芝
代理人 (4件)： 佐藤 一雄 ,  橘谷 英俊 ,  佐藤 泰和 ,  川崎 康
公報種別：特許公報
出願番号（国際出願番号）：特願平11-273450
公開番号（公開出願番号）：特開2001-101899
特許番号：特許第3886679号
出願日： 1999年09月27日
公開日（公表日）： 2001年04月13日
請求項（抜粋）：

【請求項1】 メモリセルアレイ内の全メモリセルを選択可能な半導体記憶装置において、 外部から入力されたアドレス信号を、複数のアドレスビットを単位としてプリデコードする第1のプリデコード手段と、 不良セルに対応するアドレスを、前記複数のアドレスビットを単位としてプリデコードして記憶する不良情報記憶手段と、 前記第1のプリデコード手段のプリデコード結果と、前記不良情報記憶手段のプリデコード結果とのいずれかを選択して出力する第1の選択手段と、 前記第1の選択手段の出力に基づいて、アドレスデコードを行う第2のプリデコード手段と、 前記第2のプリデコード手段の出力信号を反転出力する反転手段と、 前記第2のプリデコード手段の出力信号と、前記反転手段の出力信号とのいずれかを選択して出力する第2の選択手段と、を備え、 全メモリセルの選択を指示する全メモリセル選択信号が入力されると、前記第1の選択手段は前記不良情報記憶手段のプリデコード結果を選択するとともに、前記第2の選択手段は前記反転手段の出力信号を選択し、通常のセルアクセス時には、前記第1の選択手段は前記第1のプリデコード手段のプリデコード結果を選択するとともに、前記第2の選択手段は前記第2のプリデコード手段のデコード結果を選択することを特徴とする半導体記憶装置。

IPC (2件)：

G11C 29/06 ( 200 6.01) ,  G11C 29/04 ( 200 6.01)

FI (2件)：

G11C 29/00 671 F ,  G11C 29/00 603 H

引用特許：

審査官引用 (2件)

• 半導体メモリ
  公報種別：公開公報   出願番号：特願平5-049699   出願人：株式会社東芝
• 半導体記憶装置
  公報種別：公開公報   出願番号：特願平7-061273   出願人：富士通株式会社, 富士通ヴィエルエスアイ株式会社