特許
J-GLOBAL ID：201103071266693662

論理回路遅延最適化システム、論理回路遅延最適化方法、及びプログラム

発明者：
岡田 有美

岡田 有美 について

, 
水野 理美

水野 理美 について

, 
古川 英司

古川 英司 について


出願人/特許権者：
富士通株式会社

富士通株式会社 について


代理人 (2件)： 大菅 義之 ,  久木元 彰
公報種別：特許公報
出願番号（国際出願番号）：特願2001-189533
公開番号（公開出願番号）：特開2003-006257
特許番号：特許第3992947号
出願日： 2001年06月22日
公開日（公表日）： 2003年01月10日
請求項（抜粋）：
【請求項1】 複数の回路ブロックを接続してなる論理回路に対し、該回路ブロック毎に指定がされている該回路ブロックを構成するプリミティブな素子についての該指定を該素子と同一の機能を有し且つ駆動能力値は異なる他のプリミティブな素子へ変更することによって、該論理回路内を伝播する信号の遅延についての最適化を行なうシステムであって、 回路ブロックに与えられる負荷容量値が該回路ブロック内を伝播する信号を遅延させる割合を示す該回路ブロックの遅延率と、前記指定変更の対象である対象回路ブロックの前段として該対象回路ブロックに接続されている前段回路ブロックに指定がされている前記素子によって定まる該前段回路ブロックの駆動能力値と、該対象回路ブロックの後段に他の回路ブロックが接続されることにより該対象回路ブロックに対して与えられる負荷容量値とに基づいて、該前段回路ブロックから該対象回路ブロックにかけての遅延を最小にする該対象回路ブロックの駆動能力値の算出を行なう駆動能力値算出手段と、 前記算出によって得られた駆動能力値に基づいて前記対象回路ブロックで使用される前記素子の指定の変更を行なう変更手段と、 前記論理回路に入力された信号若しくは該論理回路内のフリップフロップである回路ブロックから出力された信号が、前記対象回路ブロックについての前段回路ブロックを通過して出力されるまでに生じ得る遅延量を、該前段回路ブロックまでの遅延量として算出する遅延量算出手段と、 前記対象回路ブロックに信号を入力するための複数の入力ピンのうち、該対象回路ブロックについての前段回路ブロックであって該前段回路ブロックまでの前記遅延量が最大であるものが接続されている該入力ピンを該指定変更の対象である回路ブロックの代表ピンとして決定する代表ピン決定手段と、 を有しており、 前記駆動能力値算出手段は、前記対象回路ブロックについての前段回路ブロックのうち前記代表ピンに接続されている前段回路ブロックについての駆動能力値と、前記対象回路ブロックにおける前記遅延率と、前記対象回路ブロックに対して与えられる前記負荷容量値との積算結果を、前記代表ピンに接続されている前記前段回路ブロックにおける前記遅延率により除算し、その除算した結果の平方根を求めることにより、前記対象回路ブロックの駆動能力値の算出を行なう、 ことを特徴とする論理回路遅延最適化システム。
IPC (2件)：
G06F 17/50 ( 200 6.01) ,  H01L 21/82 ( 200 6.01)
FI (3件)：
G06F 17/50 656 D ,  H01L 21/82 B ,  H01L 21/82 C
引用特許：
出願人引用 (3件) 審査官引用 (4件)
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