特許

J-GLOBAL ID：201103072300956399

半導体装置

発明者： 齋藤 渉 ,  小野 昇太郎 ,  薮崎 宗久 ,  谷内 俊治 ,  渡辺 美穂
出願人/特許権者： 株式会社東芝
代理人 (1件)： 日向寺 雅彦
公報種別：公開公報
出願番号（国際出願番号）：特願2010-046394
公開番号（公開出願番号）：特開2011-181805
出願日： 2010年03月03日
公開日（公表日）： 2011年09月15日
要約：

【課題】短い終端長で高い信頼性を有する半導体装置を提供すること。【解決手段】本発明は、n+ドレイン層(第1半導体領域)2と、n+ドレイン層2の一方の主面上に形成されたnドリフト層3(第2半導体領域)と、n+ドレイン層2の一方の主面とは反対側となる他方の主面側に形成されたドレイン電極(第1の主電極)1と、nドリフト層3のn+ドレイン層とは反対側となる主面に選択的に形成されたpベース層(第3半導体領域)5と、pベース層5に接合するよう形成されたソース電極(第2の主電極)9と、nドリフト層3においてドレイン電極1とソース電極9との間に主電流経路が形成される素子領域の外側となる終端領域に設けられた複数の埋め込みGR層11(埋め込み半導体領域)と、を備え、埋め込みGR層11が、素子領域から外側に向かうほどnドリフト層3のp型ベース層5が形成された主面から遠くなる半導体装置である。【選択図】図1

請求項（抜粋）：

第1導電型の第1半導体領域と、 前記第1半導体領域の一方の主面上に形成された第1導電型の第2半導体領域と、 前記第1半導体領域の前記一方の主面とは反対側となる他方の主面側に形成された第1の主電極と、 前記第2半導体領域の前記第1半導体領域とは反対側となる主面に選択的に形成された第2導電型の第3半導体領域と、 前記第3半導体領域に接合するよう形成された第2の主電極と、 前記第2半導体領域において前記第1の主電極と前記第2の主電極との間に主電流経路が形成される素子領域の外側となる終端領域に設けられた第2導電型の複数の埋め込み半導体領域と、 を備え、 前記埋め込み半導体領域は、前記素子領域から外側に向かうほど前記第2半導体領域の前記第3半導体領域が形成された主面から遠くなることを特徴とする半導体装置。

IPC (4件)：

H01L 29/06 ,  H01L 29/78 ,  H01L 29/739 ,  H01L 29/12

FI (7件)：

H01L29/78 652P ,  H01L29/78 652H ,  H01L29/78 655F ,  H01L29/78 652T ,  H01L29/06 301G ,  H01L29/06 301V ,  H01L29/06 301D

引用特許：

審査官引用 (2件)

• 半導体装置
  公報種別：公開公報   出願番号：特願2007-100460   出願人：株式会社東芝
• 半導体装置
  公報種別：公開公報   出願番号：特願平8-293966   出願人：株式会社東芝