特許
J-GLOBAL ID：201103073713850838
多ビット情報を記録する不揮発性メモリ回路
発明者：
出願人/特許権者：
代理人 (1件)：
特許業務法人コスモス特許事務所
公報種別：特許公報
出願番号（国際出願番号）：特願平11-293027
公開番号（公開出願番号）：特開2001-118390
特許番号：特許第3829161号
出願日： 1999年10月14日
公開日（公表日）： 2001年04月27日
請求項（抜粋）：
【請求項1】 多ビット情報を記録する不揮発性メモリ回路において、
基板表面に形成された第1及び第2のソース・ドレイン領域と、その間のチャネル領域上に順に形成された第1の絶縁層、非導電性のトラップゲート、第2の絶縁層、及びコントロールゲートとを有し、前記トラップゲートの少なくとも両端に局所的に電荷をトラップしてデータを記録する、複数のセルトランジスタと、
行方向に配置された前記複数のセルトランジスタのコントロールゲートに接続された複数のワード線と、
前記行方向に隣接する前記セルトランジスタのソース・ドレイン領域に共通に接続された複数のソース・ドレイン線と、
前記複数のソース・ドレイン線にそれぞれ接続され、隣接するソース・ドレイン線群内の各ソース・ドレイン線に対して、順番にフローティング状態、読み出し電圧状態、基準電圧状態、読み出し電圧状態、フローティング状態の組み合わせを提供し、前記読み出し電圧状態のソース・ドレイン線から前記記録データを読み出す複数のページバッファとを有し、
前記複数のページバッファは、1本のワード線を選択した状態で奇数番目と偶数番目のソース・ドレイン線が前記読み出し電圧状態にされる第1及び第2の読み出しサイクルが連続して行われるように、前記組み合わせの提供を前記隣接するソース・ドレイン線群に対してシフトすることを特徴とする不揮発性メモリ回路。
IPC (2件)：
G11C 16/02 ( 200 6.01)
, G11C 16/04 ( 200 6.01)
G11C 17/00 613
, G11C 17/00 641
, G11C 17/00 622 C
