特許
J-GLOBAL ID：201103073953826217
半導体メモリ装置
発明者：
,
出願人/特許権者：
代理人 (1件)：
萩原 誠
公報種別：特許公報
出願番号（国際出願番号）：特願2000-102696
公開番号（公開出願番号）：特開2000-331497
特許番号：特許第3693553号
出願日： 2000年04月04日
公開日（公表日）： 2000年11月30日
請求項（抜粋）：
【請求項1】 半導体メモリ装置において、 多数本のワードラインを駆動するワードライン駆動ブロックと、 前記半導体メモリ装置がウェーハバーンインモードに設定されると、ウェーハバーンインイネーブル信号に応答するバーンイン制御部と、 このバーンイン制御部及び前記ワードライン駆動ブロックに接続され、前記半導体メモリ装置がウェーハバーンインモードに設定されると、前記バーンイン制御部に応答して前記ワードライン駆動ブロックを制御する多数個のワードラインイネーブル信号を活性化させるローデコーディングブロックとを具備し、 前記バーンイン制御部は、前記ローデコーディングブロックのデコーディング動作を制御するマスタクロック信号がさらに入力され、 前記半導体メモリ装置がウェーハバーンインモードに設定されると、前記マスタクロック信号及びウェーハバーンインイネーブル信号はイネーブルされ、前記ローデコーディングブロックは、前記バーンイン制御部の出力が入力されて多数個のノーマルワードライン信号をイネーブルさせることにより前記多数本のワードラインが活性化されることを特徴とする半導体メモリ装置。
IPC (7件)：
G11C 29/00
, G01R 31/28
, G11C 11/401
, G11C 11/407
, G11C 11/413
, G11C 16/06
, G11C 17/00
G11C 29/00 671 F
, G11C 17/00 D
, G01R 31/28 B
, G11C 11/34 302 A
, G11C 11/34 341 D
, G11C 11/34 354 D
, G11C 11/34 371 A
, G11C 17/00 633 A
