特許
J-GLOBAL ID：201103075841748623
半導体素子の製造方法及びそれによって形成された半導体素子のキャパシタ
発明者：
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出願人/特許権者：
代理人 (1件)：
服部 雅紀
公報種別：特許公報
出願番号（国際出願番号）：特願平11-146283
公開番号（公開出願番号）：特開2000-031419
特許番号：特許第4012649号
出願日： 1999年05月26日
公開日（公表日）： 2000年01月28日
請求項（抜粋）：
【請求項1】 所定の厚さの第1薄膜が形成され、前記第1薄膜に所定深さを有する多数のコンタクトホールが形成されている半導体基板上に前記コンタクトホールを埋没させ、前記第1薄膜上に所定の厚さの第2薄膜を形成する段階と、
前記第2薄膜上に、フォトレジストパターンを前記コンタクトホールとアラインさせて形成する段階と、
前記フォトレジストパターンをエッチングマスクとして使用し、前記第2薄膜の所定の厚さを垂直エッチングする段階と、
前記フォトレジストパターンをエッチングマスクとして使用し、前記垂直エッチング部分の線幅より下部線幅が広く、下部が前記コンタクトホールをカバーするように前記第2薄膜の残余部分を傾斜エッチングして、第2薄膜パターンを前記コンタクトホールとアラインさせて形成する段階と、
を含むことを特徴とする半導体素子の製造方法。
IPC (4件)：
H01L 21/8242 ( 200 6.01)
, H01L 27/108 ( 200 6.01)
, H01L 21/822 ( 200 6.01)
, H01L 27/04 ( 200 6.01)
H01L 27/10 621 B
, H01L 27/04 C
