特許
J-GLOBAL ID：201103079131940245

不揮発性半導体記憶装置、及びその製造方法

発明者：
上中 恒雄

上中 恒雄 について

, 
東 和幸

東 和幸 について


出願人/特許権者：
株式会社東芝

株式会社東芝 について


代理人 (2件)： 伊丹 勝 ,  田村 和彦
公報種別：公開公報
出願番号（国際出願番号）：特願2010-003307
公開番号（公開出願番号）：特開2011-142276
出願日： 2010年01月08日
公開日（公表日）： 2011年07月21日
要約：
【課題】安定した動作を実行可能な不揮発性半導体記憶装置、及びその製造方法を提供する。【解決手段】メモリストリングMSは、メモリ柱状半導体層36と、メモリ柱状半導体層36の側面を取り囲むように形成された電荷蓄積層を含むメモリゲート絶縁層35と、メモリゲート絶縁層35を取り囲むように形成された4層のワード線導電層31a〜31dと、ワード線導電層31a〜31dの上部を保護する2層の保護層33a、33bとを備える。ワード線導電層31a〜31dは、その端部の位置が異なるように階段状に形成された階段部STを構成する。下から2段目のステップST2は、その上面を2層の保護層33a、33bにて覆われ、下から1段目のステップST1は、その上面を1層の保護層33aにて覆われている。【選択図】図4
請求項（抜粋）：
電気的に書き換え可能な複数のメモリトランジスタが直列に接続された複数のメモリストリングを有する不揮発性半導体記憶装置であって、 前記メモリストリングは、 基板に対して垂直方向に延びる柱状部を含み、前記メモリトランジスタのボディとして機能する半導体層と、 前記柱状部の側面を取り囲むように形成されて、電荷を蓄積可能に構成された電荷蓄積層と、 前記柱状部の側面及び前記電荷蓄積層を取り囲むように形成され、前記メモリトランジスタのゲートとして機能する複数層の導電層と、 複数の前記導電層の上部を保護するよう積層された複数層の保護層とを備え、 複数の前記導電層は、その端部の位置が異なるように階段状に形成された階段部を構成すると共に、各々の前記導電層は、前記階段部の段を構成し、 前記階段部の第1の部分は、その上面を第1の数の前記保護層にて覆われ、 前記第1の部分より下層に位置する前記階段部の第2の部分は、その上面を前記第1の数より少ない第2の数の前記保護層にて覆われている ことを特徴とする不揮発性半導体記憶装置。
IPC (6件)：
H01L 21/824 ,  H01L 27/115 ,  H01L 29/788 ,  H01L 29/792 ,  H01L 27/10 ,  H01L 27/00
FI (4件)：
H01L27/10 434 ,  H01L29/78 371 ,  H01L27/10 481 ,  H01L27/00 301C
Fターム (40件)：
5F083EP18 ,  5F083EP22 ,  5F083EP30 ,  5F083EP33 ,  5F083EP34 ,  5F083EP62 ,  5F083EP67 ,  5F083EP76 ,  5F083ER23 ,  5F083GA10 ,  5F083GA11 ,  5F083GA27 ,  5F083JA04 ,  5F083JA39 ,  5F083JA56 ,  5F083KA01 ,  5F083KA05 ,  5F083KA11 ,  5F083KA20 ,  5F083LA12 ,  5F083LA16 ,  5F083MA06 ,  5F083MA16 ,  5F083MA19 ,  5F083MA20 ,  5F083PR40 ,  5F083PR42 ,  5F083PR52 ,  5F083ZA08 ,  5F083ZA28 ,  5F101BA45 ,  5F101BB02 ,  5F101BB20 ,  5F101BD16 ,  5F101BD22 ,  5F101BD27 ,  5F101BD30 ,  5F101BD34 ,  5F101BE07 ,  5F101BH23
引用特許：
審査官引用 (2件)

前のページに戻る

TOP

BOTTOM