特許
J-GLOBAL ID：200903049017806119

半導体記憶装置及びその製造方法

発明者：
田中 啓安

田中 啓安 について

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勝又 竜太

勝又 竜太 について

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青地 英明

青地 英明 について

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木藤 大

木藤 大 について

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鬼頭 傑

鬼頭 傑 について

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佐藤 充

佐藤 充 について


出願人/特許権者：
株式会社東芝

株式会社東芝 について


代理人 (1件)： 特許業務法人高橋・林アンドパートナーズ
公報種別：公開公報
出願番号（国際出願番号）：特願2007-100086
公開番号（公開出願番号）：特開2008-258458
出願日： 2007年04月06日
公開日（公表日）： 2008年10月23日
要約：
【課題】ワード線への引き出し配線を密に配置することができる、メモリセルを三次元的に積層した半導体記憶装置を提供すること。【解決手段】電気的に書き換え可能な複数のメモリセルが直列に接続された複数のメモリストリングスと、メモリストリングスの一端に選択トランジスタを介して接続されたビット線を有する半導体記憶装置であって、メモリストリングスは、柱状半導体と、柱状半導体の周りに形成された第1の絶縁膜と、第1の絶縁膜の周りに形成された電荷蓄積層と、電荷蓄積層の周りに形成された第2の絶縁膜と、第2の絶縁膜の周りに形成された複数の電極とを有しており、メモリストリングスの複数の電極と、別のメモリストリングスの複数の電極は共有され、それぞれ、2次元的に広がる導電体層であり、導電体層の端部は、それぞれ、ビット線と平行な方向に階段状に形成されている。【選択図】図1
請求項（抜粋）：
電気的に書き換え可能な複数のメモリセルが直列に接続された複数のメモリストリングスと、 前記メモリストリングスの一端に選択トランジスタを介して接続されたビット線を有する半導体記憶装置であって、 前記メモリストリングスは、柱状半導体と、前記柱状半導体の周りに形成された第1の絶縁膜と、前記第1の絶縁膜の周りに形成された電荷蓄積層と、前記電荷蓄積層の周りに形成された第2の絶縁膜と、前記第2の絶縁膜の周りに形成された複数の電極とを有しており、 前記メモリストリングスの前記複数の電極と、別の前記メモリストリングスの前記複数の電極は共有され、それぞれ、2次元的に広がる導電体層であり、 前記導電体層の端部は、それぞれ、前記ビット線と平行な方向に階段状に形成されていることを特徴とする半導体記憶装置。
IPC (4件)：
H01L 21/824 ,  H01L 27/115 ,  H01L 29/788 ,  H01L 29/792
FI (2件)：
H01L27/10 434 ,  H01L29/78 371
Fターム (15件)：
5F083EP18 ,  5F083EP22 ,  5F083EP33 ,  5F083EP34 ,  5F083EP76 ,  5F083GA10 ,  5F083KA01 ,  5F083KA05 ,  5F083KA13 ,  5F101BA45 ,  5F101BB02 ,  5F101BD16 ,  5F101BD22 ,  5F101BD30 ,  5F101BD34
引用特許：
出願人引用 (6件)
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審査官引用 (4件)
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