特許

J-GLOBAL ID：201103081367276790

半導体回路検査治具の製造方法

発明者： 深田 隆之 ,  岡野 達広
出願人/特許権者： 凸版印刷株式会社
公報種別：特許公報
出願番号（国際出願番号）：特願2001-257684
公開番号（公開出願番号）：特開2003-066068
特許番号：特許第4635395号
出願日： 2001年08月28日
公開日（公表日）： 2003年03月05日
請求項（抜粋）：

【請求項1】絶縁基材上に配線層が形成され、前記配線層上に金属柱状の導体が下から径の大きな順に複数段重なった階段型形状の検査電極を備えていることを特徴とする半導体回路検査治具の製造方法であって、少なくとも以下の工程を備えていることを特徴とする半導体回路検査治具の製造方法。 (a)絶縁基材の導体層上に第1レジスト層を形成し、第1開口部を形成する工程。 (b)前記第1レジスト層上に第2レジスト層を形成し、前記第1開口部上に前記第1開口部よりも小さな径の第2開口部を形成する工程。 (c)前記第2レジスト層上に第3レジスト層を形成し、前記第1開口部及び第2開口部上に前記第2開口部よりも小さな径の第3開口部を形成する工程。 (d)上記レジスト層及び開口部形成工程を必要回数繰り返す工程。 (e)上記複数の開口部に電解めっきにて導体電極を形成する工程。 (f)最上層のレジスト層表面より突出した導体電極の先端部分を研磨し、平滑にする工程。 (g)上記複数のレジスト層を剥離し、前記導体層上に金属柱状の導体が複数段重なった階段型形状の検査電極を形成する工程。 (h)前記検査電極を覆うようにレジスト層を形成し、パターン露光、現像等の一連のパターニング処理を行って、レジストパターンを形成する工程。 (i)前記レジストパターンをマスクにして導体層をエッチングし、前記レジストパターンを剥離して、配線層を形成する工程。

IPC (4件)：

G01R 1/073 ( 200 6.01) ,  G01R 31/26 ( 200 6.01) ,  G01R 31/28 ( 200 6.01) ,  H01L 21/66 ( 200 6.01)

FI (4件)：

G01R 1/073 F ,  G01R 31/26 J ,  G01R 31/28 K ,  H01L 21/66 B

引用特許：

審査官引用 (2件)

• バンプ型コンタクタ及びバンプ型コンタクタ用接触子の製造方法
  公報種別：公開公報   出願番号：特願平9-244782   出願人：東京エレクトロン株式会社
• テスト用基板
  公報種別：公開公報   出願番号：特願平11-159315   出願人：科学技術振興事業団, 日本電子材料株式会社