特許
J-GLOBAL ID：201103085032860744

積層型キャパシターを備える半導体装置の製造方法

発明者：
金 載 甲

金 載 甲 について


出願人/特許権者：
東部エレクトロニクス株式会社

東部エレクトロニクス株式会社 について


代理人 (1件)： 北村 修一郎
公報種別：特許公報
出願番号（国際出願番号）：特願2000-300787
公開番号（公開出願番号）：特開2001-111008
特許番号：特許第4279443号
出願日： 2000年09月29日
公開日（公表日）： 2001年04月20日
請求項（抜粋）：
【請求項1】 ソース又はドレン電極として用いられる活性領域、ゲート酸化膜、ゲート電極及びゲート電極の上部に形成された第1中間絶縁膜を有する論理回路が形成された論理回路領域と、ソース電極、ドレン電極、ゲート酸化膜、ゲート電極及びゲート電極の上部に形成された第1中間絶縁膜を有する多数のトランジスタが形成されたRAMセル領域からなる半導体基板上に積層型キャパシターを備える半導体装置の製造方法において、 前記論理回路領域及びRAMセル領域が形成された半導体基板の上部全面に第1食刻防止膜及び第1層間絶縁膜を順番に形成する段階と、 前記RAMセル領域の上に形成された第1層間絶縁膜及び第1食刻防止膜を食刻して、前記RAMセル領域内のドレン電極が露出される第1コンタクトホールを形成する段階と、 前記第1コンタクトホール内に導電材を充填してコンタクトプラグ及びダミープラグを形成する段階と、を含む第1段階と、 前記第1段階により得られた構造体の上部の全面に第2層間絶縁膜を形成する段階と、 前記第2層間絶縁膜、前記第1層間絶縁膜及び第1食刻防止膜を順次食刻して、前記RAMセル領域内のソース電極と前記論理回路領域内の活性領域及びゲート電極の表面が露出される第2コンタクトホールを形成する段階と、 前記第2コンタクトホールの内部を含む前記第2層間絶縁膜の上部に導電材を積層して前記第2コンタクトホールを充填して第1導電層を形成する段階と、 前記第1導電層の上部の全面に絶縁材を積層して第2中間絶縁膜を形成する段階と、 前記第2中間絶縁膜、第1導電層及び第2層間絶縁膜を順次パターニングして、前記第1導電層を第1相互連結配線及びビット線に形成する段階と、を含む第2段階と、 前記構造体の上部の全面に第2食刻防止膜を形成する段階と、 前記第2食刻防止膜の上部の全面に、後続する工程で形成する積層型キャパシターの高さよりも高く酸化膜を積層した後、平坦化することによって第3層間絶縁膜を形成する段階と、を含む第3段階と、 前記RAMセル領域に形成された前記第3層間絶縁膜及び前記第2食刻防止膜を順次食刻して、積層型キャパシターが形成される空間及び前記コンタクトプラグ及びダミープラグの表面が露出される第3コンタクトホールを形成する段階を含む第4段階と、 前記第3コンタクトホール、第3層間絶縁膜及び積層型キャパシターが形成される空間が形成された構造体の上部の全面に導電材を積層して第2導電層を形成する段階と、 前記第2導電層の上部に食刻の容易な材料を積層して犠牲膜を形成して前記第3コンタクトホールを充填する段階と、を含む第5段階と、 前記論理回路領域の部分に形成された前記犠牲膜、前記第2導電層、前記第3層間絶縁膜、前記第2食刻防止膜及び前記第2中間絶縁膜を順次食刻して前記第1相互連結配線それぞれの表面が露出される第4コンタクトホールを形成する段階と、 前記論理回路領域の部分に形成された前記犠牲膜、前記第2導電層及び第3層間絶縁膜を食刻して第4コンタクトホールを含む溝を形成する段階と、を含む第6段階と、 前記第1段階から前記第6段階により前記第4コンタクトホール及び溝が形成された構造体の上部の全面に導電材を積層して第3導電層を形成し、前記第4コンタクトホール及び溝に導電体を充填する段階と、 前記第3導電層、前記犠牲膜及び前記第2導電層を前記第3層間絶縁膜の表面まで除去することにより、前記第2導電層を前記RAMセル領域における電荷保存電極及びダミー電極に形成し、前記第3導電層を前記論理回路領域における前記第1相互連結配線と接触する第2相互連結配線に形成する段階と、を含む第7段階と、 前記第1段階から前記第7段階の工程が完了された構造体の上部の全面に第3食刻防止膜を形成する段階と、 前記RAMセル領域に形成された前記第3食刻防止膜をパターニングすることにより、前記RAMセル領域の部分に形成された前記第3食刻防止膜を除去して犠牲膜及び第3層間絶縁膜を露出させる段階と、 前記露出された犠牲膜及び第3層間絶縁膜を除去して前記電荷保存電極及び前記ダミー電極を段階と、を含む第8段階と、 前記第1段階から前記第8段階の過程が完了された構造体の上部に誘電体を積層して誘電膜を形成する段階と、 前記誘電膜の上部に導電材を積層して第4導電層を形成する段階と、を含む第9段階と、 前記論理回路領域の部分に形成された前記第4導電層及び前記誘電膜を除去してプレート電極を形成する段階と、を含む第9段階と、を含むことを特徴とする積層型キャパシターを備える半導体装置の製造方法。
IPC (2件)：
H01L 21/8242 ( 200 6.01) ,  H01L 27/108 ( 200 6.01)
FI (2件)：
H01L 27/10 621 C ,  H01L 27/10 681 F
引用特許：
出願人引用 (4件)
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審査官引用 (4件)
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