特許
J-GLOBAL ID：201103085500389841
PLL回路
発明者：
出願人/特許権者：
代理人 (1件)：
堀 城之
公報種別：特許公報
出願番号（国際出願番号）：特願平11-316897
公開番号（公開出願番号）：特開2001-136060
特許番号：特許第3425909号
出願日： 1999年11月08日
公開日（公表日）： 2001年05月18日
請求項（抜粋）：
【請求項1】 位相比較器と、チャージポンプと、ループフィルタと、電圧制御発振器と、定常位相誤差自動補正回路とを備えるPLL回路であって、リファレンスクロックと前記電圧制御発振器の出力クロックであるVCO出力クロックの立ち上がり及び立ち下がりの誤差を検出し、定常位相誤差として出力する定常位相誤差検出手段と、PLL回路が位相引き込みの終了状態にあるときのみ、定常位相誤差検出を行う制御信号を出力し、前記定常位相誤差検出手段を制御する定常位相誤差検出制御手段と、前記定常位相誤差に応じて、リファレンスクロックラインと前記電圧制御発振器からのフィードバッククロックラインに負荷を付加し、前記VCO出力クロックの立ち上がり及び立ち下がり、或いは前記VCO出力クロックに加えて前記リファレンスクロックの立ち上がり及び立ち下がりを調節することで、前記定常位相誤差を小さくする負荷回路手段と、前記定常位相誤差検出手段で得られた前記定常位相誤差から前記負荷回路手段を制御する信号を作り出し、前記負荷回路手段を制御する遅延制御手段とを備え、前記定常位相誤差検出手段は、前記定常位相誤差の検出にD型フリップフロップを用い、前記D型フリップフロップの出力を処理するカウンタとコンパレータとを備えることを特徴とするPLL回路。
IPC (2件)：
H03L 7/08
, G11B 20/14 351
G11B 20/14 351 A
, H03L 7/08 K
