特許
J-GLOBAL ID：201103085664237660
完全CMOSSRAMセル
発明者：
出願人/特許権者：
代理人 (1件)：
服部 雅紀
公報種別：特許公報
出願番号（国際出願番号）：特願2000-360838
公開番号（公開出願番号）：特開2001-168211
特許番号：特許第4027586号
出願日： 2000年11月28日
公開日（公表日）： 2001年06月22日
請求項（抜粋）：
【請求項1】 半導体基板に形成され、互いに並ぶように配列された第1及び第2活性領域と、
前記第1活性領域及び前記第2活性領域の間の半導体基板に形成され、前記第1及び第2活性領域と並ぶように配列され、前記第1活性領域に隣接した領域ならびに前記第2活性領域に隣接した領域に各々配置された第3及び第4活性領域と、
前記第1及び第2活性領域を横切るワードラインと、
前記第1活性領域及び前記第3活性領域を横切り、前記ワードラインと平行をなす第1共通導電電極と、
前記第2活性領域及び前記第4活性領域を横切り、前記ワードラインと平行をなす第2共通導電電極とを備え、
前記第1共通導電電極及び前記第2共通導電電極は、前記ワードラインの一方の側に配置されており、
前記ワードラインをゲート電極に有し前記第1活性領域に形成された第1伝送トランジスタと、前記第1共通導電電極をゲート電極に有し前記第1活性領域に形成された第1駆動トランジスタと、前記第1共通導電電極をゲート電極に有し前記第3活性領域に形成された第1負荷トランジスタと、前記ワードラインをゲート電極に有し前記第2活性領域に形成された第2伝送トランジスタと、前記第2共通導電電極をゲート電極に有し前記第2活性領域に形成された第2駆動トランジスタと、前記第2共通導電電極をゲート電極に有し前記第4活性領域に形成された第2負荷トランジスタとが配設されていることを特徴とする完全CMOS SRAMセル。
IPC (2件)：
H01L 21/8244 ( 200 6.01)
, H01L 27/11 ( 200 6.01)
