特許

J-GLOBAL ID：201103086145085700

メモリセル装置及びその製造方法

発明者： ハンス ライジンガー ,  ラインハルト シュテングル ,  ヨーゼフ ヴィラー ,  フランツ ホフマン ,  ヴォルフガング クラウトシュナイダー ,  パウル-ヴェルナー フォン バッセ
出願人/特許権者： インフィネオン テクノロジース アクチエンゲゼルシャフト
代理人 (5件)： 矢野 敏雄 ,  山崎 利臣 ,  久野 琢也 ,  アインゼル・フェリックス=ラインハルト ,  ラインハルト・アインゼル
公報種別：特許公報
出願番号（国際出願番号）：特願2000-538389
特許番号：特許第3734706号
出願日： 1999年03月23日
請求項（抜粋）：

【請求項1】 半導体基板(10)の主表面の範囲内に複数のメモリセルが存在しており、 前記メモリセルが平行に延びるメモリセル行の形で配置されており、かつ 隣接するメモリセル行が少なくとも1つの絶縁トレンチ(T,85)により相互に絶縁されており、 その際、メモリセル装置は少なくとも1つのゲート誘電体を有し、前記ゲート誘電体は電荷担体付着箇所を備えた材料を有し、 メモリセル行のビット線(86)はそれぞれ少なくとも1つのドープ領域(D1,D2)を前記半導体基板(10)内に有するメモリセル装置において、 メモリセル行がウェブの形に構成されており、その際、前記ウェブは半導体基板(10)の平面から突き出ており、前記メモリセル行は複数部分から構成されておりかつ半導体基板(10)においてウェル(15)の上方に少なくとも1つのビット線(86)を有し、前記ゲート誘電体はビット線(86)の上方に配置されており、前記ゲート誘電体は電荷担体付着箇所を備えた材料を有し、ゲート誘電体が複数の誘電層から構成された少なくとも1つの誘電多重層を有し、その際少なくとも1つの誘電層はもう1つの他の層と比較してより大きい電荷担体捕獲横断面を有し、半導体基板(10)およびウェル(15)内に構成された前記絶縁トレンチ(85)は、ワード線(WL1,WL2)に対して長手方向において、半導体基板(10)内の少なくとも1つのドープ領域(D1,D2)を有するビット線(86)よりも幅が狭く、前記絶縁トレンチ(85)は少なくとも1つのドープ領域(D1,D2)を有するビット線(86)よりも深く半導体基板(10)内へ侵入する、ことを特徴とするメモリセル装置。

IPC (2件)：

H01L 27/112 ( 200 6.01) ,  H01L 21/8246 ( 200 6.01)

FI (1件)：

H01L 27/10 433

引用特許：

出願人引用 (3件)

• 不揮発性半導体メモリの製造方法
  公報種別：公開公報   出願番号：特願平3-274683   出願人：新日本製鐵株式会社
• 特開平4-352362
  
• メモリセル装置の作動方法
  公報種別：公表公報   出願番号：特願平10-507466   出願人：シーメンスアクチエンゲゼルシヤフト