特許
J-GLOBAL ID：201103086177138563

半導体記憶装置

発明者：
田浦 忠行

田浦 忠行 について

, 
渥美 滋

渥美 滋 について


出願人/特許権者：
株式会社東芝

株式会社東芝 について


代理人 (6件)： 鈴江 武彦 ,  村松 貞男 ,  橋本 良郎 ,  河野 哲 ,  中村 誠 ,  河井 将次
公報種別：特許公報
出願番号（国際出願番号）：特願平11-077432
公開番号（公開出願番号）：特開2000-276896
特許番号：特許第4413306号
出願日： 1999年03月23日
公開日（公表日）： 2000年10月06日
請求項（抜粋）：
【請求項1】 メモリセルが行列状に配置され、それぞれ独立したウェル内に形成される複数の第1のメモリブロックと、 前記複数の第1のメモリブロック中にそれぞれ設けられ、前記メモリセルのソースに共通接続されたソース線に基板電位を与えて前記第1のメモリブロックを活性化する第1のデコーダと、 前記第1のメモリブロックと実質的に等しい構成で、独立したウェル内に形成される少なくとも1つの第2のメモリブロックと、 前記第2のメモリブロック中に設けられ、前記メモリセルのソースに共通接続されたソース線に基板電位を与えて前記第2のメモリブロックを活性化する第2のデコーダと、 前記第1、第2のデコーダにブロックアドレス情報を出力するブロックアドレスバッファと、 記憶素子と、前記記憶素子の記憶情報を保持するラッチ回路とを有し、不良ブロックアドレスを記憶する不良ブロックアドレス記憶部であって、前記不良ブロックアドレス記憶部の読み出し動作は電源投入時に行なわれ、前記記憶素子の記憶情報が前記ラッチ回路にラッチされる不良ブロックアドレス記憶部と、 前記不良ブロックアドレス記憶部の前記ラッチ回路にラッチされている不良ブロックアドレスと前記ブロックアドレスバッファから入力されたブロックアドレスとを比較する不良ブロックアドレス比較部と を具備し、 前記不良ブロックアドレス比較部で一致が検出されたときに、不良が発生した第1のメモリブロックを選択する前記第1のデコーダを非選択状態にして前記ソース線に基板電位を与えないようにすると共に、前記第2のデコーダを選択状態にして前記ソース線に基板電位を与え、 メモリブロックの一括消去時に、前記不良が発生した第1のメモリブロックを分離することを特徴とする半導体記憶装置。
IPC (9件)：
G11C 29/04 ( 200 6.01) ,  G06F 12/06 ( 200 6.01) ,  G06F 12/16 ( 200 6.01) ,  G11C 16/06 ( 200 6.01) ,  H01L 21/8247 ( 200 6.01) ,  H01L 27/115 ( 200 6.01) ,  H01L 27/10 ( 200 6.01) ,  H01L 29/788 ( 200 6.01) ,  H01L 29/792 ( 200 6.01)
FI (8件)：
G11C 29/00 603 Z ,  G06F 12/06 515 N ,  G06F 12/16 310 R ,  G11C 17/00 639 Z ,  G11C 17/00 639 A ,  H01L 27/10 434 ,  H01L 27/10 481 ,  H01L 29/78 371
引用特許：
出願人引用 (2件) 審査官引用 (2件)

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