特許

J-GLOBAL ID：201103086844478459

半導体集積回路装置

発明者： 前野 秀史
出願人/特許権者： 株式会社ルネサステクノロジ
代理人 (7件)： 深見 久郎 ,  森田 俊雄 ,  仲村 義平 ,  堀井 豊 ,  野田 久登 ,  酒井 將行 ,  荒川 伸夫
公報種別：特許公報
出願番号（国際出願番号）：特願2000-314249
公開番号（公開出願番号）：特開2002-124098
特許番号：特許第4497695号
出願日： 2000年10月13日
公開日（公表日）： 2002年04月26日
請求項（抜粋）：

【請求項1】 複数ビットのデータ入力部およびデータ出力部と、少なくとも1ビットの予備データ入力部および予備データ出力部とを有して構成される記憶手段と、 前記記憶手段の記憶素子に故障が存在しない場合には、前記記憶手段へのデータの入出力を前記複数ビットのデータ入力部およびデータ出力部を使用して実施し、前記記憶手段の記憶素子に故障が存在する場合には、当該故障の存在する記憶素子に係るビット位置のデータ入力部およびデータ出力部を不使用にするとともに、不使用にしたデータ入力部およびデータ出力部と同数の予備データ入力部および予備データ出力部を使用して前記記憶手段へのデータの入出力を実施する入出力切り換え手段と、 前記記憶手段と前記入出力切り換え手段とから成る冗長記憶手段のデータ出力部、あるいは前記記憶手段のデータ出力部または前記記憶手段のデータ出力部および予備データ出力部からの出力データと期待値とを各ビット毎に比較し、当該比較結果を保持可能であるとともに、任意のビット位置に係る比較動作を不能とすることができるテスト手段と、 前記テスト手段における各ビット毎の比較結果を逐次的に取り出すことができるテスト結果出力手段と、 前記テスト結果出力手段により取り出された各ビット毎の比較結果に基づいて故障の存在する記憶素子に係るビット位置を特定する故障位置特定手段とを備えることを特徴とする半導体集積回路装置。

IPC (4件)：

G11C 29/04 ( 200 6.01) ,  G11C 29/42 ( 200 6.01) ,  G11C 29/12 ( 200 6.01) ,  G01R 31/28 ( 200 6.01)

FI (6件)：

G11C 29/00 603 F ,  G11C 29/00 631 D ,  G11C 29/00 671 Z ,  G01R 31/28 B ,  G01R 31/28 G ,  G01R 31/28 V

引用特許：

出願人引用 (4件)

• 半導体集積回路装置
  公報種別：公開公報   出願番号：特願平10-104752   出願人：三菱電機株式会社
• 半導体装置
  公報種別：公開公報   出願番号：特願平3-285789   出願人：日本電気アイシーマイコンシステム株式会社
• 半導体集積回路
  公報種別：公開公報   出願番号：特願平9-273080   出願人：三菱電機株式会社
• 特開昭64-014797