特許
J-GLOBAL ID：201103087168196867
半導体装置、メモリシステムおよび電子機器
発明者：
,
出願人/特許権者：
代理人 (3件)：
井上 一
, 布施 行夫
, 大渕 美千栄
公報種別：特許公報
出願番号（国際出願番号）：特願2001-155115
公開番号（公開出願番号）：特開2002-353339
特許番号：特許第3666413号
出願日： 2001年05月24日
公開日（公表日）： 2002年12月06日
請求項（抜粋）：
【請求項1】第1負荷トランジスタと、第2負荷トランジスタと、第1駆動トランジスタと、第2駆動トランジスタと、第1転送トランジスタと、第2転送トランジスタとを含むメモリセルを備える半導体装置であって、前記第1負荷トランジスタのゲート電極と、前記第1駆動トランジスタのゲート電極とを含む、第1ゲート-ゲート電極層と、前記第2負荷トランジスタのゲート電極と、前記第2駆動トランジスタのゲート電極とを含む、第2ゲート-ゲート電極層と、前記第1負荷トランジスタのドレインと、前記第1駆動トランジスタのドレインとを電気的に接続する接続層の一部を構成する、第1ドレイン-ドレイン配線層と、前記第2負荷トランジスタのドレインと、前記第2駆動トランジスタのドレインとを電気的に接続する接続層の一部を構成する、第2ドレイン-ドレイン配線層と、前記第1ゲート-ゲート電極層と、前記第2ドレイン-ドレイン配線層とを電気的に接続する接続層の一部を構成する、第1ドレイン-ゲート配線層と、前記第2ゲート-ゲート電極層と、前記第1ドレイン-ドレイン配線層とを電気的に接続する接続層の一部を構成する、第2ドレイン-ゲート配線層と、を含み、前記第1ゲート-ゲート電極層、前記第2ゲート-ゲート電極層および前記第1ドレイン-ゲート配線層は、第1層導電層に位置し、前記第1ドレイン-ゲート配線層と、前記第2ドレイン-ゲート配線層とは、それぞれ異なる層に位置し、前記第1ドレイン-ゲート配線層は、前記第1ドレイン-ドレイン配線層より下の層に位置し、前記第2ドレイン-ゲート配線層は、前記第1ドレイン-ドレイン配線層より上の層に位置する、半導体装置。
IPC (2件)：
H01L 21/8244
, H01L 27/11
